不以流片為目的硬體設計都是耍流氓?
本次DAC的keynote中我們又見到來的四處走穴的圖靈獎大佬——David Patterson, 而他 又雙叒 (拼音: ruo4) 叕 (拼音: zhuo2) 講了這個亙古不變的topic, (一年前矽說就已經做個這是talk的專題: RISC-V與DSA! 計算機架構宗師Patterson與Hennessy 演講實錄)
不過作為負責任的大佬, Patterson還是相比於ISSCC talk (視頻URL: https://youtu.be/NZS2TtWcutc , 記得翻牆哦) 多加了不少新內容, 比如Spectre事件之後大家從安全性角度對體繫結構的反思. 不過, 小編覺得另兩點額外突出:
(1) 摩爾定律實高歌猛進的今天, 整合電路製造成本的迅速降低與飽和讓晶片設計的准入門檻幾乎消失. 現在, 1x1平方毫米的65nm設計單價已經回落到5K美元, 即使是28nm也不到2萬刀. 下圖是esilicon 2016年關於TSMC的各個節點的報價 (2mm x 2mm, 28nm是1.6mm x 1.6mm,單位歐元, 可以Google到的)
這已經到了北美矽工碼農一個月工資 (稅後哦) 就能流個帶RISCV和NVDLA的年代, 流片貴? 扯淡把~
(哪裡有流1x1的代理? 北美有MOSIS和 Muse, 天朝有 '摩爾之星' 大學計劃, 讓高校沒有難做的晶片的團購計劃)
可事實是, 流片的花費越來越高, 相比於製造製造成本的穩定發展, EDA軟體/設計驗證/後端實現的成本卻指數上升. 業界把這類成本稱為NRE (non recurrent engineering, 一次性工程費用) .
更有甚者, SiFive的首席架構, UCB教授, RISCV基金會主席Krste Asanovic認為, Moore定理應該被修正, 不是單位晶體管的製造成本下降, 而是為一個晶體管的實現投入的NRE的下降. (DAC 2018, session 59)
(2) 隨著Moore 定律的實質停止 (除非你是蘋果華為, 否則10nm以下可以基本拜拜. 實際情況是, 很多高校其實已經停在40/65這個節點上) , 加上dark silicon的power上限, 領域專用 (Domain Specific, DS) 設計已是不可逆的大潮. 畢竟專用設計可以很輕鬆的將效率提高2到3個數量級.
在這次的DAC演講中, Domain Specific已經不僅限於DS Architecture, 大佬還強調了DS language的迸發, 並且很快地, 在DSA和DSL中通過軟硬體協同設計 ( Hardware / Sofware codesign) 迅速推進一個IT新紀元——
CS (軟體) 和 EE (硬體) 是一家.
聽上去這個春秋大夢還很遠, 但10年在這個世紀過的不會太長.
在這兩個趨勢下, 誰先握有低NRE成本的敏捷開發方法學, 誰就將成為後摩爾定律時代的新霸主.
人家的政府, 關注得更超前
最早意識這一緊迫性的可能是美國國防高級研究計劃局 (Defense Advanced Research Projects Agency, DARPA, 隸屬於美帝國防部) . 2015年, DARPA就設立了面向基于敏捷開發方法學的整合電路項目 Circuit Realization At Faster Timescales (CRAFT). 其中, 特彆強調的是物件導向的設計方法學, 有沒有感覺硬體設計正在經曆軟體工程從C到C++的時代?
在傳統ASIC時代, 傳統的從演算法描述, 硬體描述, RTL到電路網表到版圖的傳統流程 (每一階段都要反饋驗證) 的思路將被打破, 成為了物件導向的前饋方法學, 從設計到版圖, 可能只需要幾天, 甚至幾個小時.
CRAFT項目的一個最具代表性產物就是CHISEL (還有CHISEL2/FIRRTL) , RISC-V時代新明星.
Chisel是概念到實現方式上, 都完美的體現了敏捷開發的初衷. 值得注意的是CHISEL從本質和HLS有所區隔的, 具體可見Chisel引領敏捷硬體開發浪潮.
除了高校, 各個大公司也在CRAFT項目的思想下積極跟進, 比如在DAC 2018 present的NVDIA的新一代小規模AI嵌入式晶片, 其設計流程採用物件導向的HLS實現整個晶片的設計和驗證, 集合SystemC和Chisel將傳統近3年的設計研發周期縮短到3個月.
2017年, CRAFT項目方興未艾, DARPA再加碼, 提出了電子學複興計劃 (Electronic Resurgence Initiative, ERI) , 著重摩爾定律的本文的第三頁計劃, 分別在設計/架構/材料這三個方向提出billion級美元的組合拳. 在設計方向, DARPA提出了ERI終極目標: 像在Amazon/京東/淘寶購物一樣去晶片設計體驗, 加滿購物車, 一個make (下單) 晶片就寄到家.
在CRAFT的基礎上, ERI的design部分更強調No-human-in-the-loop和開源的體制. 重新定義電路產生的方式, 特別是定製電路 (類比和混合訊號等) , 摒棄傳統的勞動密集型開發模式, 轉而向由數據與智能驅動的綜合模式發展:
在這一過程中, 開源設計是其中最緊要的一環, 因為只有足夠多的開源, 才能促使勞動力的效率極大化. 在互聯網大頭加入戰局的今天, 要能在晶片戰場上占的一席之地, 矽說認為開源成為晶片設計的新趨勢. DARPA計劃, 在ERI項目結束時, 以下總要的IP都可以找到開源版本:
從這個角度看, 人家的科研機構在這個領域的布局不可謂不超前, 下的也是足足一盤超大棋. 而我們, 還在人工智慧的泡沫裡瞎轉悠.
類比/射頻/混合訊號, 一個都不能不少
傳統上, 我們認知中的開源, 和敏捷設計都是面向數字電路的. 類比 (傳統的定製電路) 電路的設計方法學並沒有巨大的變化. 然而, 這一觀點似乎也要接收挑戰.
UC Berkeley BWRC的團隊, 在設計CHISEL的同時, 也設計了類比版的CHISEL——Berkely Analog Generator (BAG) , 在CHISEL2發布時也發布了BAG2. 在2018年的CICC上, BAG2公布了他們的研究成果——跨工藝的類比電路生成器. 在重新定義了不同模組的當中表達層 (Intermediate Representation, IR, 這個詞是一個編譯用語, 現在卻用在了類比電路設計中) 後根據不同工藝的pdk, 自動產生網表和版圖, 不僅DRC/LVS error free, 性能也不帶差的. 在BAG2的世界裡, 只要你會python, 你就可以設計GDS了. 具體內容可參考DAC 2018 session 41.2, 和CICC 2018 15.2.
在本次DAC上, 類似的類比/射頻電路的產生器, 應接不暇, 還有包括來自葡萄牙 (與澳門大學合作) 的AIDAsoftware軟體公司等.
試想, 在未來的某一天, 天朝的晶片設計公司還在熱火朝天的加班加點, 為了過不了某個corner的性能指標忙的吭哧吭哧, 版圖小工們更是通宵達旦. 而太平洋彼岸的版圖設計, 卻是在伺服器中自由的優化, no human in the loop.
或許面向generator的EDA design在過去多年不斷的被提出, 然後被忽略, 再被提出, 再被忽略. 但是, 在摩爾定律終結的今天, 在領域專用大興其道的今天, 在市場不斷被細分的今天, 正式敏捷設計SoC真正的春天.