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台積電最近可謂是意氣風發, 第一代7nm工藝已經進入量產階段, 而在不久前的TSMC Technology Symposium技術會議上, 提出了具有革命性意義的工藝技術Wafer-on-Wafer (WoW, 堆疊晶圓), 就像是3D NAND快閃記憶體多層堆疊一樣, 將兩層Die以鏡像方式垂直堆疊起來, 有望用於生產顯卡GPU, 創造出晶體管規模更大GPU.
此前台積電已經研發出相類似的技術Chip on Wafer on Substrate (CoWoS) , Integrated Fan-Out (InFO) , 這兩種技術目前已經應用在多種產品上, 比方說英特爾和Xilinx的FPGA晶片應用了CoWos, 蘋果的A系列SoC應用了InFO.
而這一次的WoW最大應用場景將可能在GPU核心上, 可以在不增加GPU核心面積或者是使用更小工藝製程下增加晶體管數量, 從而提升顯卡性能.
根據著名EDA大廠Cadence的博客描述, WoW技術通過10μm的矽穿孔方式連接上下兩塊die, 這樣一來可以在垂直方向上堆疊更多die, 也意味著die之間的延遲通信及大地減少, 引入更多地核心.
不過目前WoW技術最大問題就是對於工藝要求非常高, die之間要準確無誤地對齊, 而且確保任何一片die都是沒有問題的, 否則組裝完成後發現其中一個工作不了, 整個封裝完成的晶片就報廢了, 因此良品率比較低, 生產成本較高.
因此在已經非常成熟的16nm工藝上加入WoW是比較妥當, 但台積電目標確實在未來的7/5nm上應用.
目前Cadence和台積電宣布在Cadence工具中已通過WoW Reference Flow 1.0標準認證.
