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台积电最近可谓是意气风发, 第一代7nm工艺已经进入量产阶段, 而在不久前的TSMC Technology Symposium技术会议上, 提出了具有革命性意义的工艺技术Wafer-on-Wafer (WoW, 堆叠晶圆), 就像是3D NAND闪存多层堆叠一样, 将两层Die以镜像方式垂直堆叠起来, 有望用于生产显卡GPU, 创造出晶体管规模更大GPU.
此前台积电已经研发出相类似的技术Chip on Wafer on Substrate (CoWoS) , Integrated Fan-Out (InFO) , 这两种技术目前已经应用在多种产品上, 比方说英特尔和Xilinx的FPGA芯片应用了CoWos, 苹果的A系列SoC应用了InFO.
而这一次的WoW最大应用场景将可能在GPU核心上, 可以在不增加GPU核心面积或者是使用更小工艺制程下增加晶体管数量, 从而提升显卡性能.
根据著名EDA大厂Cadence的博客描述, WoW技术通过10μm的硅穿孔方式连接上下两块die, 这样一来可以在垂直方向上堆叠更多die, 也意味着die之间的延迟通信及大地减少, 引入更多地核心.
不过目前WoW技术最大问题就是对于工艺要求非常高, die之间要准确无误地对齐, 而且确保任何一片die都是没有问题的, 否则组装完成后发现其中一个工作不了, 整个封装完成的芯片就报废了, 因此良品率比较低, 生产成本较高.
因此在已经非常成熟的16nm工艺上加入WoW是比较妥当, 但台积电目标确实在未来的7/5nm上应用.
目前Cadence和台积电宣布在Cadence工具中已通过WoW Reference Flow 1.0标准认证.
