Cadence近日宣布了業內首個DDR5記憶體的IP介面晶片, 包括控制器和PHY物理層, 採用台積電7nm工藝製造, 運行頻率達4400MHz, 美光也獻上了自己的DDR5記憶體顆粒.
JEDEC組織目前正在制定DDR5記憶體的標準規範, 預計今年夏天完成 , 所以目前進行的還都是一些基礎性研究, DDR5記憶體條到底長什麼樣子還得等等.
Cadence DDR5記憶體控制器和物理層的數據率為4400MT/s, 時序CL42, 搭配美光8Gb DDR5記憶體顆粒原型, 電壓僅為1.1V(DDR4 1.2V), 波動範圍±0.033V.
有了這些基礎, SoC晶片廠商就可以開始設計並整合DDR5記憶體子系統, 為未來鋪路.
正如DDR4記憶體頻率從2133MHz一路走到3200MHz(JEDEC標準), 4400MHz對於DDR5來說也只是起步, 預計最終可以達到6400MHz左右.
除了頻率, DDR5記憶體更看重的其實是大容量 , 允許加入內部ECC來製造16Gb, 32Gb顆粒, 單條容量也會大大提升.
DDR5記憶體仍將沿用288個針腳的布局, 但具體設計肯定會和DDR4有所區別, 並且有兩個獨立的32位IO通道, 整體架構也會大有不同.
DDR5的其他改進還會有: 更好的通道利用率, 整合電壓調節器, 高端模組支援電源管理, 等等.
Cadence預計第一套DDR5記憶體系統會在2019年面世, 然後迅速普及, 2022年就能達到25% 左右的滲透率.
