2015年10月Cadence與imec聯合宣布全球首款5nm晶片成功流片, 今年二月底, Cadence與imec再次聯合宣布, 下一代3nm測試晶片成功流片. 該設計採納Cadence Genus™ 綜合解決方案和Innovus™ 設計實現系統, 測試晶片採用業界通用的64-bit CPU設計, 內置自定義3nm標準單元庫. 晶片的金屬繞線間距最小僅為21nm. 21nm 這一數字可能並不直觀, 如果對標單次曝光193nm光刻技術布線間距不得超過80nm這一要求的話, 該設計方案有多麼先進則可見一斑了. 與較早的5nm測試晶片類似, 3nm晶片在研究 PPA目標時採用了 EUV及193i 多重曝光雙假設的方案. 要實現元件互聯, 變數和電阻 (特別是觸點/通孔) 是最大的挑戰. 如需了解詳細內容, 請參閱我幾個月前發布的一篇題為IEDM短期課程: 5nm之後的博文. 測試晶片的目的之一是測量並改進變數. 用於3nm晶片的EUV 技術需要雙重曝光, 因為EUV '光' 的波長為13.5nm; EUV也可以用來測試新的通路, 以及鈷和釕等新材料.
設計技術的協同優化
過去幾十年裡, 製程工藝的擴展以及設計規則對內容庫的豐富是摩爾定律發展的推動因素; 但是現如今, 僅依靠工藝擴展已經遠遠不夠了. 標準單元庫的體積必須大幅縮小, 布線通道數量也必須減少. 為了實現這一目標, 我們需要增加額外的, 不需直接擴展的工藝特性, 比如有源柵極上接觸. 特別指出一點, 我們可以在 MEOL上增加超級通孔來實現優化. 超級通孔是指跨越超過一層的通孔, 佔用面積最小, 且無需在中間層布設金屬結構.
有源柵極上接觸 (COAG) 的最大優點是無需在柵極之外設置單獨的柵極觸點. 英特爾在12月召開的IEDM上宣布, 其10nm工藝 (等同於市面上晶圓廠聲稱的7nm工藝) 採用了有源柵極上接觸. 我預計, 5nm 和3nm工藝將全面採用有源柵極上接觸, 部分二代7nm工藝也可能採用這項技術.
工藝與單元設計的交互之外, 布局布線的方式也很重要. 比如說, 一定條件下, 儘管空閑的布線通道會讓單元面積變大, 但在單元間採用空閑布線通道卻可以減少布線面積, 而布線效率的提高完全可以抵消空閑布線通道帶來的單元面積增加.