ตามข้อมูลปัจจุบันของ EE Times แผนพัฒนา 7nm ของ Wave Computing จะใช้การออกแบบชิป ASIC ของ Broadcom Inc. คลื่นและ Broadcom จะใช้เทคโนโลยีกระบวนการผลิต 7nm ของ TSMC เพื่อร่วมกันพัฒนา หน่วยประมวลผลข้อมูลของยุคหน้า (DPU) ของ Wave
ใหม่ Broadcom 7nm DPU จะให้ แต่ตารางเวลาที่มีความไม่แน่นอน. ทะเลมีคลื่นมันหัวหน้าผู้บริหารดีเร็คเมเยอร์ยืนยันว่า DPU 7nm นี้จะ 'ออกแบบระบบ AI ของเราเอง. เขาเสริมว่า 'หากตลาด บริษัท อื่น ๆ สำหรับข้อกำหนดนี้ชิปตัวเดียวกันสามารถให้ได้ "
เควิน Krewell ดีเร็ก MeyerDerek เมเยอร์หัวหน้านักวิเคราะห์จาก บริษัท วิจัยตลาดตัวแทน Tirias วิจัย 'เวฟหวังที่จะโดดเด่นในการออกแบบนี้เพิ่งเริ่มต้นใน 7nm. ปัจจุบันที่เพิ่งเริ่มต้นส่วนใหญ่ไม่ได้มีองค์ประกอบทั้งหมดในการสร้างความเชี่ยวชาญและความสามารถใน 7nm เขาอธิบายว่า Wave ด้วยความช่วยเหลือของ Broadcom ทำให้เป็นไปได้เขาชี้ให้เห็นว่าการซื้อกิจการ LSI Logic ของ Broadcom มีประสบการณ์การออกแบบวงจร ASIC ขั้นสูงมากขึ้น
การสร้าง DPU ในปัจจุบันของ Wave ใช้กระบวนการออกแบบ 16nm
'ในการออกแบบคันเร่ง AI ใหม่ของอุตสาหกรรมที่เราจะเป็นครั้งแรกที่จะได้รับนิติบุคคล 7nm IP-- เช่น 56Gbps และ 112Gbps SerDes ซึ่งสามารถนำมาประกอบกับความช่วยเหลือของ Broadcom ได้.' เมเยอร์ชี้ให้เห็นแพลตฟอร์ม Broadcom นำการออกแบบที่ทันสมัย, การผลิตและเทคโนโลยี IP 7nm ที่พิสูจน์ได้ช่วยให้เราใช้แผนพัฒนาผลิตภัณฑ์ 7nm นี้ได้
คลื่น DPU รุ่นปัจจุบันขึ้นอยู่กับโหนดกระบวนการ 16nm ส่วนใหญ่โดยให้ความช่วยเหลือผู้รับเหมาและนักออกแบบได้เสร็จสิ้นการคลื่นของตัวเอง. ในฐานะที่เป็น 7nm DPU เมเยอร์กล่าวว่า 'ระหว่าง Broadcom และคลื่นเราได้วาดขึ้นด้านหน้าออกแบบ ASIC และด้านหลัง เทคโนโลยี end และทรัพยากรที่จำเป็นกับการพัฒนาที่สอดคล้องกันของโปรแกรมความร่วมมือ.
ปัจจุบันโครงการความร่วมมือ 7nm นี้ได้เริ่มต้นและต่อเนื่องเป็นเวลาหลายเดือน. Broadcom 7nm นิติบุคคลจะต้องรับผิดชอบในส่วนของชิป. แม้ว่าการออกแบบ 7nm มีความซับซ้อนมาก แต่เมเยอร์กล่าวว่า 'ผมเชื่อว่า Broadcom จะเป็นครั้งแรกที่จะแนะนำชิปที่เหมาะสม 'แต่เวฟไม่ได้พูดเมื่อมัน DPU 7nm จดทะเบียนหรือสำหรับสถาปัตยกรรม DPU 7nm อธิบายเกินความจำเป็นไว้ในที่นี้
7nm DPU ภายในเปิดเผย
อย่างไรก็ตามเมเยอร์อธิบายว่าชิปใหม่นี้จะขึ้นอยู่กับสถาปัตยกรรมการไหลของข้อมูลซึ่งจะเป็น DPU ตัวแรกที่มี CPU แบบมัลติเธรดแบบ MIPS 64 บิต (64 บิต) ซื้อ MIPS
เมเยอร์ยังชี้ให้เห็นว่าชิพ 7nm ของ Wave จะมีคุณสมบัติใหม่ ๆ ในหน่วยความจำ แต่เขาไม่ได้เปิดเผยว่ามีการเพิ่มคุณสมบัติใหม่ ๆ
อย่างไรก็ตามเมเยอร์แสดง MIPS เทคโนโลยีแบบมัลติเธรดจะมีบทบาทสำคัญในการผลิตของ DPU ได้. ผ่านการประมวลผลคลื่นกระแสข้อมูล 'เมื่อเราเรียนรู้การโหลดเครื่องพร็อกซี่ขนและโหลดข้อมูลฮาร์ดแวร์การดำเนินการหลาย ๆ สถาปัตยกรรม threaded จะมีประสิทธิภาพมาก. นอกจากนี้ยัง MIPS แคชจะเชื่อมโยงกันเป็นอีกหนึ่งคุณลักษณะที่สำคัญของคลื่นลูกใหม่ของ DPU. เขากล่าวว่า 'เพราะ DPU ของเราคือสถาปัตยกรรมแบบ 64 บิตและ MIPS เท่านั้นดังนั้น DPU นอกจากนี้ยังช่วยในการสื่อสารกับหน่วยความจำเดียวกันในพื้นที่แอดเดรส 64 บิต '
สำหรับคลื่นจะเพิ่มขึ้นในความทรงจำของคุณสมบัติใหม่ Krewell กล่าวว่า 'เวฟชิปในการใช้ไมครอน (Micron) ลูกบาศก์หน่วยความจำไฮบริด (Hybrid หน่วยความจำ Cube; HMC) ที่มีอยู่. และฉันคิดว่าชิปคลื่นในอนาคตจะเปลี่ยนไปยังหน่วยความจำที่มีแบนด์วิธสูง ( . HBM) 'และเขาเพิ่ม:' HBM พิมพ์เขียวที่ดีกว่าสำหรับการพัฒนาในอนาคตของการพัฒนาสถาปัตยกรรมหน่วยความจำจะมีผลต่อระบบโดยรวมสถาปัตยกรรม'
คาร์ลฟรอนด์มัวข้อมูลเชิงลึกและกลยุทธ์นักวิเคราะห์อาวุโสตกลงเขากล่าวว่า 'ส่วนหน่วยความจำและฉันสงสัยว่าพวกเขาจะให้ขึ้นลูกบาศก์หน่วยความจำไฮบริดและเปลี่ยนการใช้งานหน่วยความจำที่มีแบนด์วิธสูงเพราะวิธีนี้คือมีประสิทธิภาพมากขึ้น'
เมเยอร์กล่าวในการให้สัมภาษณ์อ้างว่า DPU 7nm ใหม่คาดว่าจะให้ 10 ครั้งกว่าประสิทธิภาพการทำงานของชิปที่มีอยู่สูง
เขากล่าวว่า 'อย่าลืมเราได้แยกนาฬิกาในสถาปัตยกรรม DPU ออกจากชิพก่อนหน้านี้ "เขาชี้ว่าการเคลื่อนที่ไปมาระหว่างเครื่องจะทำให้เกิดคอขวดในขณะที่ DPU ไมโครคอนโทรลเลอร์ที่ฝังตัวสามารถโหลดคำสั่งได้ ลดพลังงานและความล่าช้าของขยะเร่งแบบเดิม ๆ "เราสามารถเล่นทรานซิสเตอร์ได้อย่างมีประสิทธิภาพบนชิพ 7nm เพื่อปรับปรุงประสิทธิภาพ"
อย่างไรก็ตามการจอง Krewell เกี่ยวกับเรื่องนี้เขากล่าวว่า 'ในฐานะที่เป็นไปได้ว่าคลื่น 10 ครั้งความคืบหน้ามากขึ้นสามารถทำได้ในแง่ของประสิทธิภาพหลังจากทั้งหมดคือการเดินทางที่ยาวนานก็เป็นสิ่งจำเป็นในการวัดประสิทธิภาพ ...... ขึ้นอยู่กับวิธีการเรียนรู้เครื่องและดีเร็ค' เมเยอร์ ' มีการพูดคุยเกี่ยวกับการฝึกอบรมหรือการอนุมาน. 'เขาเสริมว่า' ด้านเหตุผลที่มีการเปลี่ยนแปลงไปมาก แต่ยังอยู่ในระดับที่ต่ำกว่าความถูกต้อง (8 บิตหรือน้อยกว่า) ขั้นตอนวิธีการที่จะใช้งาน. การฝึกอบรมการปฏิบัติงานขึ้นอยู่กับสถาปัตยกรรมหน่วยความจำ. อย่างไรก็ตามเขายังยอมรับด้วยว่า "ผมไม่ทราบรายละเอียดของการคำนวณของ Wave จริงๆ"
เรียบเรียง: Susan Hong