그것은 뉴스 "EE 타임즈"에 현재 사용할 수있는, 7nm 공정 기술의 브로드 대만 반도체 제조 회사 (TSMC)를 사용하는 브로드 (브로드 주) ASIC 칩 설계. 웨이브와 두 회사를 사용 웨이브 컴퓨팅의 7nm 개발 프로그램을 공동으로 개발 Wave의 차세대 Data Flow Processing Unit (DPU).
새로운 브로드 7nm DPU가 제공되지만 일정이 불확실하다. 그것은 웨이브 최고 경영자 (CEO) 데릭 메이어는이 7nm의 DPU는 '우리 자신의 AI 시스템을 설계.'것이라는 점을 확인했다 그는 추가 '그 시장에 다른 회사의 경우 이 요구 사항에 대해 동일한 칩을 제공 할 수도 있습니다. '
케빈 크레 웰 데릭 MeyerDerek 마이어, 시장 조사 기관인 Tirias 연구 표현의 수석 분석가 인 '웨이브에서이 7nm 디자인 벤처 기업에 띄는 기대하고있다. 현재, 대부분의 신생 7nm 전문 지식과 능력을 만들 수있는 모든 요소가없는 고급 ASIC 회로 설계 경험이 있습니까 인해 LSI 로직의 인수. ''그는 웨이브, 브로드 컴의 도움으로,이 모든 것이 가능 그가 브로드 컴, 지적했다. 수 있다고 설명 '
Wave의 현재 DPU 세대는 16nm 공정 설계를 기반으로합니다.
'산업의 새로운 AI 가속기를 설계, 우리는 브로드 컴의 도움에 기인 할 수있다 56Gbps 및 112Gbps SerDes를, 같은 IP-- 7nm 엔티티의 수신 첫번째 것입니다. "마이어는 지적, 브로드 플랫폼은 고급 디자인, 생산 및 기술을 제공합니다 검증 가능한 7nm의 IP, 우리가이 7nm 제품 개발 계획을 달성하는 데 도움이.
Wave의 현재 DPU 세대는 Wave의 자체 설계자 및 계약자가 주로 수행하는 16nm 공정 노드를 기반으로하며, 7nm DPU의 경우 Meyer는 'Broadcom과 Wave 사이에서'ASIC '디자인 프론트 엔드와 백을 개발했습니다. 필요한 기술과 자원이 개발되었고 이에 따라 협력 계획이 개발되었습니다.
이 7nm 협력 계획은 수개월에 걸쳐 시작되었으며, 7nm 칩의 물리적 부분에 대한 책임은 Broadcom이 맡을 것이며, 7nm 설계는 매우 복잡하지만 Meyer는 'Broadcom이 처음으로 올바른 칩을 출시 할 것으로 믿는다. 그러나 Wave는 자사의 7nm DPU가 출시 될시기를 밝히지 않았으며, 7nm DPU 아키텍처에 대해서도 설명하지 않았다.
7nm DPU 내부 공개
그러나 메이어 (Meyer)는 새로운 칩은 '64 비트 (64 비트) MIPS 멀티 스레드 CPU'를 갖춘 최초의 DPU가 될 것이라고 설명했다. MIPS 인수.
Meyer는 또한 Wave의 7nm 칩에는 새로운 기능이 추가 될 예정이지만 새로운 기능이 추가되었는지는 밝히지 않았다.
그러나 마이어 표현 MIPS 멀티 스레드 기술은 DPU의 발생에 중요한 역할을한다. 상기 데이터 스트림 처리 웨이브 '우리 프록시 세탁기를 배울 때 언로드 데이터, 여러 실행 하드웨어를 다시 통해서 스레드 아키텍처는 매우 효과적 일 것입니다. '뿐만 아니라, MIPS도 일관성이 새로운 웨이브 DPU의 또 다른 중요한 기능입니다 캐시합니다. 그가 말하기를,'우리의 DPU는 MIPS 64 비트 아키텍처 등만을 DPU 때문에 또한 64 비트 주소 공간에서 동일한 메모리와 통신하는 것도 의미가 있습니다. '
웨이브의 기존 칩은 마이크론의 하이브리드 메모리 큐브 (Hybrid Memory Cube, HMC)를 사용하며 웨이브의 미래 칩은 고 대역폭 메모리로 전환 될 것이라고 말했다. HBM의 미래 발전 청사진은 더 좋으며 끊임없이 변화하는 메모리 아키텍처는 전반적인 시스템 아키텍처에 영향을 미칠 것 "이라고 덧붙였다.
'메모리의 경우,이 방법은 비용 효율적이기 때문에 나는 그들이 하이브리드 메모리 큐브를 포기하고, 고 대역폭 메모리의 사용이 변경됩니다 의심'칼 프로 인트 무어 인사이트 & 전략 수석 애널리스트는, 그가 말하기를, 동의
인터뷰에서 메이어 (Meyer)는 새로운 7nm DPU가 기존 칩보다 10 배 높은 성능을 제공 할 것으로 발표했다.
그분은 병목 현상의 원인이됩니다 앞뒤로 호스트 사이에서 이동하는 지적 '. 우리가 별도로 전에 시계 칩 DPU 아키텍처를 가지고, 잊지 마세요'라고하고, DPU에, 임베디드 마이크로 컨트롤러는 명령을로드 할 수 있습니다 종래 가속기 전력 낭비 및 지연을 감소시킨다. "우리는 효과적인 성능을 향상시킬 수있는 능력의 7nm 트랜지스터 칩을 할 수있다. '
그러나 그는 "웨이브가 성능 측면에서 10 배의 성능을 달성 할 수 있는지 여부는 오랜 여정이며 기계 학습의 성능을 측정하는 방법에 기반을 두어야한다"고 밝혔다. 데릭 메이어 (Derek 'Meyer) 그는 추론에 많은 변화가 있으며 더 낮은 정밀도 (8 비트 이하)의 알고리즘으로도 배포됩니다. 훈련의 성능은 주로 메모리 아키텍처에 달려 있습니다. 그러나 그는 또한 '웨이브의 계산에 대한 자세한 내용을 알지 못한다'고 인정했다.
컴파일 : 홍 수잔