Wave Computingの7nm開発計画では、EE Timesの最新情報によれば、Broadcom Inc.のASICチップ設計を使用します.WaveとBroadcomは、TSMCの7nmプロセス技術を共同開発Waveの次世代データフロー処理ユニット（DPU）。
Wave CEOのDerek Meyer氏によると、7nm DPUは「独自のAIシステムで設計されている」と付け加えた。この要件のために、同じチップを提供することもできます。
ケビンKrewellデレクMeyerDerekマイヤー、市場調査会社Tirias研究表現のチーフアナリストは、「Waveはこの7nmでデザインのスタートアップで目立つしたいと考えている。現在、ほとんどのスタートアップは7nmでの専門知識と能力を作成するためのすべての要素を持っていません、によるLSIロジックの買収に「彼は、そのブロードコム指摘。ブロードコムの支援を受けてWaveは、このすべてを可能にする、と説明し」より高度なASIC回路設計の経験を持っています。 "
ウェーブDPU現在の世代は16nmプロセスベースの設計です。
「業界の新しいAI加速器の設計では、我々はそのようなブロードコムの援助に起因することができ56Gbpsや112GbpsのSerDes、としてIP-- 7nmでエンティティを受け取ることが初めてとなる。」マイヤーは指摘し、ブロードコムのプラットフォームは、高度な設計、生産と技術をもたらします実績のある実現可能な7nmでのIP、私たちはこの7nmでの製品開発計画を達成するのを助けます。
主に請負業者やデザイナーを支援することにより、16nmプロセスノードに基づいてウェーブDPU現在の世代は、自分のウェーブを完了した。7nmでのDPUと、マイヤーは、ASIC「デザイン・フロントとリアの「ブロードコムと波の間、私たちが策定している」と言われ必要な技術と資源が開発され、それに応じて協力計画が策定された。
現在、この7nmで協力プログラムを開始し、数ヶ月のために続けている。Broadcomの7nmで実体はチップの一部を担当します。7nmでデザインが非常に複雑であるが、しかし、マイヤーは、私はBroadcomのは、適切なチップを導入する最初のだろうと考えている」と言いましたしかしWaveは、7nm DPUが利用可能になると発表していないし、7nm DPUアーキテクチャについても説明していない。
7nm DPU内部開示
しかし、メイヤー氏は、この新しいチップは「64ビット（64ビット）MIPSマルチスレッドCPUを搭載した最初のDPU」になると説明した。 MIPSを取得しました。
Meyer氏は、Waveの7nmチップには新しい機能が搭載されることを指摘したが、新しい機能が追加されたことは明らかにしていない。
しかし、マイヤーは表現、MIPSマルチスレッド技術は、DPUの生成に重要な役割を果たします。データストリーム処理ウェーブ、「我々は、プロキシマシンの負荷を学ぶとき、アンロードしたデータは、複数の実行ハードウェアをリロードスルーアーキテクチャは非常に有効となります。スレッド「加えて、MIPSは、キャッシュコヒーレンスは新しい波DPUののもう一つの重要な特徴であるだろう。彼は言った、」私たちのDPUは、MIPS 64ビットアーキテクチャで、これだけDPUので、同時に64ビットのメモリアドレス空間と同じ意味を持って伝えます」。
Waveは新機能のメモリに増えるために、Krewellは使用マイクロン（Micron社）のハイブリッドメモリキューブ（ハイブリッドメモリキューブ; HMC）の既存のチップウェーブ」と言った。そして、私はウェーブ将来のチップが（高帯域幅のメモリにシフトすると思いますHBMの今後の開発の青写真はより良いものです。絶え間なく変化するメモリアーキテクチャは、システムアーキテクチャ全体に影響を与えます。
「メモリ部のために、この方法は、より費用対効果の高いですので、私は、彼らがハイブリッドメモリキューブを放棄し、高帯域幅のメモリの使用を変更します容疑者：カール・フロイントムーア洞察力と戦略、シニアアナリストは、彼が言った、同意します
インタビューで、マイヤー氏は、新しい7nm DPUが既存のチップよりも10倍高いパフォーマンスを提供すると発表しました。
彼は、ボトルネックの原因となります。彼はホスト間で前後に移動する指摘「我々は、別途の前にクロックチップDPUアーキテクチャを持って、忘れてはいけない」と言った、とDPUで、埋め込まれたマイクロコントローラは、命令をロードすることができます伝統的な加速器の廃棄物の電力と遅延を低減します。「7nmチップ上でトランジスタの容量を効果的に活用して性能を向上させることができます。
しかし、この程度Krewell予約、と彼は言った：「ウェーブ10倍以上の進展は、パフォーマンスの面で達成することができるかどうかについては、結局、長い旅です、パフォーマンスを測定する必要がある......どのように機械学習とデレクに応じて、」メイヤー」トレーニングや推論の話されている。推論の態様は、多くの変更を受けただけでなく、より低い精度で（8ビット以下）アルゴリズムが展開されるように「彼が加え」性能トレーニングは、メモリアーキテクチャに依存しています。 'しかし、彼はまた、「私はWaveの計算の詳細を本当に知りません」と認めました。
コンパイル：香港のスーザン