यह वर्तमान में खबर "EE टाइम्स" के लिए उपलब्ध है, वेव कम्प्यूटिंग के 7nm विकास कार्यक्रम ब्रॉडकॉम (ब्रॉडकॉम इंक) ASIC चिप डिजाइन। वेव और दो कंपनियों का उपयोग करेगा 7nm प्रक्रिया प्रौद्योगिकी के ब्रॉडकॉम ताइवान सेमीकंडक्टर विनिर्माण कंपनी (TSMC) का उपयोग करेगा संयुक्त रूप से विकसित वेव के अगली पीढ़ी के डेटा स्ट्रीम प्रोसेसर (Dataflow प्रोसेसिंग यूनिट, DPU)।
नई ब्रॉडकॉम 7nm DPU प्रदान जाएगा, लेकिन समय सारिणी अनिश्चित है। यह वेव के मुख्य कार्यकारी अधिकारी डेरेक मेयेर पुष्टि की है कि इस 7nm DPU 'हमारे अपने ऐ सिस्टम डिजाइन।' होगा उन्होंने कहा कि 'अगर बाजार में अन्य कंपनियों इस जरूरत को, हम भी एक ही चिप प्रदान कर सकते हैं। '
केविन Krewell डेरेक MeyerDerek मेयेर, बाजार अनुसंधान फर्म Tirias रिसर्च प्रतिनिधित्व के मुख्य विश्लेषक, 'वेव में इस 7nm डिजाइन स्टार्टअप में बाहर खड़े करने के लिए उम्मीद है। वर्तमान में, सबसे स्टार्टअप 7nm विशेषज्ञता और क्षमताओं बनाने के लिए सभी तत्वों की जरूरत नहीं है 'उन्होंने बताया कि, वेव, ब्रॉडकॉम की सहायता से, बनाता है यह सब संभव। उन्होंने बताया कि, ब्रॉडकॉम' LSI लॉजिक के अधिग्रहण की वजह से, और अधिक उन्नत ASIC सर्किट डिजाइन अनुभव है है। '
वेव DPU वर्तमान पीढ़ी 16nm प्रक्रिया आधारित डिजाइन है।
'उद्योग के नए ऐ त्वरक को डिजाइन करने के लिए, हम इस तरह की पहली 56Gbps और 112Gbps SerDes, जो ब्रॉडकॉम की सहायता करने के लिए जिम्मेदार ठहराया जा सकता के रूप में IP-- 7nm इकाई प्राप्त करने के लिए किया जाएगा।' मेयर ने बताया ब्रॉडकॉम मंच उन्नत डिजाइन, उत्पादन और प्रौद्योगिकी लाता है साबित संभव 7nm आईपी, हमें इस 7nm उत्पाद विकास योजनाओं प्राप्त करने में मदद।
16nm प्रक्रिया नोड के आधार पर वेव DPU वर्तमान पीढ़ी, मुख्य रूप से ठेकेदारों और डिजाइनरों की सहायता से पूरा कर लिया है अपने स्वयं के वेव। 7nm DPU के रूप में, मेयर ने कहा, एएसआईसी 'डिजाइन आगे और पीछे' ब्रॉडकॉम और वेव के बीच, हम एक खाका तैयार किया है ' आवश्यक प्रौद्योगिकियों और संसाधनों का विकास किया गया है, और तदनुसार एक सहयोग योजना विकसित की गई है।
वर्तमान में, यह 7nm सहयोग कार्यक्रम शुरू कर दिया और महीनों के लिए जारी रखा है। ब्रॉडकॉम 7nm इकाई चिप के हिस्से के लिए जिम्मेदार होगा। हालांकि 7nm डिजाइन बहुत जटिल है, लेकिन मेयर ने कहा, 'मेरा मानना है कि ब्रॉडकॉम पहले एक उपयुक्त चिप लागू करने के लिए किया जाएगा हालांकि, वेव ने तब खुलासा नहीं किया जब उसका 7 एनएम डीपीयू उपलब्ध होगा, न ही यह 7 एनएम डीपीयू आर्किटेक्चर की व्याख्या करता है।
7 एनएम डीपीयू आंतरिक प्रकटीकरण
हालांकि, मेयर ने समझाया कि नई चिप 'डेटा फ्लो आर्किटेक्चर पर आधारित' होगी। यह '64-बिट (64-बिट) एमआईपीएस मल्टी-थ्रेडेड सीपीयू 'वाला पहला डीपीयू होगा। प्राप्त एमआईपीएस।
मेयर ने यह भी बताया कि वेव की 7 एनएम चिप स्मृति में नई सुविधाओं से लैस होगी, लेकिन उन्होंने यह खुलासा नहीं किया कि कौन सी नई विशेषताएं शामिल की गई हैं।
हालांकि, मेयर ने कहा कि एमआईपीएस की बहु-थ्रेडिंग तकनीक नई पीढ़ी के डीपीयू में महत्वपूर्ण भूमिका निभाएगी। वेव के डेटा स्ट्रीम प्रसंस्करण के माध्यम से, 'जब हम मशीन सीखने वाले एजेंटों, हार्डवेयर और अधिक निष्पादन के लिए डेटा लोड, अनलोड और पुनः लोड करते हैं आर्किटेक्चर बहुत ही कुशल होगा। इसके अलावा, एमआईपीएस के कैश कोहेरेसी वेव के नए डीपीयू की एक और महत्वपूर्ण विशेषता होगी। उन्होंने कहा, 'क्योंकि हमारा डीपीयू 64-बिट आर्किटेक्चर है, यह केवल एमआईपीएस और डीपीयू में है। 64-बिट एड्रेस स्पेस में एक ही मेमोरी के साथ संवाद करने के लिए यह भी समझ में आता है। '
वेव नई सुविधाओं की स्मृति में वृद्धि होगी के लिए, Krewell ने कहा, 'मौजूदा के उपयोग माइक्रोन (माइक्रोन) संकर स्मृति घन चिप वेव (हाइब्रिड मेमोरी घन, एच एम सी)। और मुझे लगता है वेव भविष्य चिप्स उच्च बैंडविड्थ स्मृति में परिवर्तन होगा ( । HBM) 'और उन्होंने कहा:' उभरती स्मृति वास्तुकला के भविष्य के विकास के लिए समग्र प्रणाली वास्तुकला 'को प्रभावित करेगा के लिए HBM बेहतर खाका।
कार्ल फ़्रायंड मूर इनसाइट्स और रणनीति, वरिष्ठ विश्लेषक इससे सहमत हैं उन्होंने कहा,: ', स्मृति भाग के लिए और मुझे लगता है वे संकर स्मृति घन छोड़ देना होगा, और उच्च बैंडविड्थ स्मृति के उपयोग बदलने के लिए, क्योंकि इस तरह से अधिक लागत प्रभावी है'
मेयर ने कहा कि में एक साक्षात्कार में दावा किया है कि नए 7nm DPU अपने मौजूदा उच्च चिप प्रदर्शन से 10 गुना अधिक प्रदान करने के लिए उम्मीद है।
उन्होंने कहा, 'मत भूलना, हमने पहले चिप से डीपीयू आर्किटेक्चर में घड़ी को अलग कर दिया है।' उन्होंने इंगित किया कि मेजबानों के बीच आगे और आगे बढ़ना एक बाधा उत्पन्न करेगा, जबकि डीपीयू में एम्बेडेड माइक्रोकंट्रोलर निर्देश लोड कर सकता है। , पारंपरिक त्वरक अपशिष्ट की शक्ति और देरी को कम करें। 'हम प्रदर्शन में सुधार के लिए 7 एनएम चिप पर प्रभावी रूप से ट्रांजिस्टर क्षमता को चला सकते हैं।'
हालांकि, Krewell इस बारे में आरक्षण, उन्होंने कहा: मेयर '' के लिए कि क्या वेव 10 गुना अधिक प्रगति प्रदर्शन के संदर्भ में प्राप्त किया जा सकता, सब के बाद, एक लंबी यात्रा है, उस पर कैसे मशीन सीखने और डेरेक आधार पर प्रदर्शन को मापने के ...... आवश्यक है ' प्रशिक्षण या निष्कर्ष के बारे में बात कर रहा है। 'उन्होंने कहा कि' तर्क पहलू कई बदलाव आया है, लेकिन यह भी एक कम सटीकता (8 बिट या उससे कम) एल्गोरिदम तैनात किया जाना। प्रदर्शन प्रशिक्षण स्मृति वास्तुकला पर निर्भर करता है पर। ' हालांकि, उन्होंने यह भी मानते हैं, "मैं वास्तव में वेव की योजना के विवरण पता नहीं है। '
संकलित करें: सुसान हाँग