Es ist derzeit auf die Nachricht „EE Times“, Welle Computing 7 nm Entwicklungsprogramm wird die Broadcom (Broadcom Inc.) ASIC-Chip-Design. Welle und die beiden Unternehmen nutzen die Broadcom Taiwan Semiconductor Manufacturing Company (TSMC) von 7 nm Prozesstechnologie nutzen gemeinsam entwickelt Waves Datenfluss-Verarbeitungseinheit (DPU) der nächsten Generation.
Die neue Broadcom 7 nm DPU wird bereitgestellt, aber der Zeitplan ist ungewiss. Es Wave-Chef Derek Meyer bestätigt, dass dies 7 nm DPU wird ‚unsere eigenen KI-Systeme entwerfen.‘ Er fügte hinzu, dass ‚wenn der Markt anderen Unternehmen Für diese Anforderung kann auch der gleiche Chip bereitgestellt werden.
Kevin Krewell Derek MeyerDerek Meyer, Vertretung Chief Analyst bei Marktforschungsunternehmen Tirias Forschung, ‚Welle hofft in diesem 7 nm-Design Start-ups zu stehen. Derzeit sind die meisten Start-ups haben nicht alle Elemente 7 nm Know-how und Fähigkeiten zu schaffen ‚erklärte er, dass, Welle, mit der Unterstützung von Broadcom, das alles möglich macht. er wies darauf hin, dass Broadcom‘ aufgrund der Akquisition von LSI Logic, haben erweiterte ASIC-Schaltung Design-Erfahrung. "
Wave-DPU aktuelle Generation ist 16nm Prozess-basiertes Design.
‚In den neuen AI-Beschleuniger der Branche entwerfen, werden wir die ersten 7 nm Einheit IP-- wie 56Gbps und 112Gbps SerDes, erhalten, die auf die Unterstützung von Broadcom zurückgeführt werden kann.‘ Meyer wies darauf hin, bringt Broadcom Plattform fortschrittliches Design, Produktion und Technik bewährte machbar 7 nm IP, helfen Sie uns, diese 7 nm Produktentwicklungspläne zu erreichen.
Wave-DPU aktuelle Generation basierend auf 16nm Prozess Knoten, vor allem von den Auftragnehmern und Designern helfen, ihren eigene Welle abgeschlossen hat. Als 7 nm DPU, Meyer sagte, ASIC ‚Design vorne und hinten‚zwischen Broadcom und Welle, haben wir einen ausge‘ End-Technologie und die Ressourcen erforderlich, mit einer entsprechenden Entwicklung des Kooperationsprogrammes. "
Derzeit wird dieser 7-nm-Kooperationsplan gestartet und läuft für mehrere Monate weiter Broadcom wird für den physischen Teil des 7-nm-Chips verantwortlich sein Obwohl das 7-nm-Design sehr kompliziert ist, sagte Meyer: "Ich glaube, Broadcom wird den richtigen Chip zum ersten Mal auf den Markt bringen. ‚Allerdings, Welle nicht sagen, wenn es 7 nm DPU aufgeführt, noch für 7 nm DPU Architektur redundant hierin beschrieben.
7 nm DPU interner Revealed
Meyer erklärte jedoch, dass der neue Chip "auf der Datenflussarchitektur basiert" und die erste DPU mit einer 64-Bit (64-Bit) MIPS Multithread-CPU sein wird. Erworbene MIPS.
Meyer wies auch darauf hin, dass Waves 7-nm-Chip mit neuen Funktionen im Speicher ausgestattet sein wird, aber er gab nicht bekannt, welche neuen Funktionen hinzugefügt wurden.
Laut Meyer wird die Multi-Threading-Technologie von MIPS jedoch eine Schlüsselrolle in der neuen Generation von DPUs spielen: Durch die Datenstromverarbeitung von Wave, beim Laden, Entladen und Neuladen von Daten für Maschinenlernagenten, Hardware und mehr Ausführung Die Architektur wird sehr effizient sein. "Darüber hinaus wird die Cachekohärenz von MIPS ein weiteres wichtiges Merkmal der neuen DPU von Wave sein. Er sagte:" Weil unsere DPU eine 64-Bit-Architektur ist, ist sie nur in MIPS und DPU. Es ist auch sinnvoll, mit demselben Speicher in einem 64-Bit-Adressraum zu kommunizieren.
Für die neuen Funktionen, die Wave in den Speicher einbringen wird, sagte Krewell: "Waves bestehende Chips verwenden Microns Hybrid Memory Cube (HMC). Und ich denke, die zukünftigen Chips von Wave werden sich auf Speicher mit hoher Bandbreite ( HBM). "Er fügte hinzu:" HBMs zukünftiger Entwicklungsentwurf ist besser. Die sich ständig ändernde Speicherarchitektur wird sich auf die gesamte Systemarchitektur auswirken. "
Karl Freund, leitender Analyst bei Moor Insights & Strategy, stimmt dem zu und sagte: "Für den Speicherbereich werden sie wahrscheinlich den hybriden Speicherwürfel aufgeben und zu einem Speicher mit hoher Bandbreite wechseln, weil er kostengünstiger ist."
In einem Interview kündigte Meyer an, dass die neue 7-nm-DPU eine zehnmal höhere Leistung als ihre bestehenden Chips bieten soll.
Er sagte: "Vergiss nicht, wir haben die Uhr in der DPU-Architektur von dem Chip vorher getrennt." Er wies darauf hin, dass das Hin- und Herwechseln zwischen den Hosts einen Engpass verursacht, während der eingebettete Mikrocontroller in der DPU Anweisungen laden kann. , reduzieren Sie die Leistung und Verzögerung des herkömmlichen Beschleunigerverbrauchs. "Wir können die Transistorkapazität auf dem 7-nm-Chip effektiv nutzen, um die Leistung zu verbessern."
Allerdings hat Krewell Vorbehalte dagegen: "Was Wave angeht, kann es 10-fache Performance erreichen, das ist ein langer Weg, es muss darauf basieren, wie man die Leistung des maschinellen Lernens messen kann ... und Derek 'Meyer" Es wird über Training oder Inferenz gesprochen. "Er fügte hinzu:" Es gibt viele Änderungen in den Inferenzen und sie werden auch mit Algorithmen mit niedrigerer Präzision (8 Bit oder niedriger) eingesetzt. Die Leistung des Trainings hängt hauptsächlich von der Speicherarchitektur ab. Allerdings gab er auch zu: "Ich kenne die Details von Waves Berechnungen nicht wirklich."
Zusammenstellung: Susan Hong