Il est actuellement disponible pour les nouvelles « EE Times », le programme de développement de 7 nm Wave Computing utilisera la Broadcom (Broadcom Inc.) conception puce ASIC. Wave et les deux sociétés utiliseront la société Broadcom Taiwan Semiconductor Manufacturing (TSMC) de la technologie de processus de 7nm développé conjointement les processeurs de flux de données de nouvelle génération wave (Dataflow Processing Unit; DPU).
La nouvelle Broadcom 7nm fournira DPU, mais le calendrier est incertain. Il vague directeur général Derek Meyer a confirmé que cette DPU de 7 nm sera « concevoir nos propres systèmes d'IA. » Il a ajouté que « si le marché d'autres entreprises ce besoin, nous pouvons également fournir la même puce.
Derek MeyerDerek Meyer, analyste principal du marché, Kevin Krewell, analyste principal chez Tirias Research, a déclaré: «Wave espère se démarquer du démarrage avec cette conception 7nm. Il a expliqué que Wave, avec l’aide de Broadcom, a rendu cela possible, soulignant que l’acquisition de LSI Logic par Broadcom offre une expérience de conception de circuits ASIC plus avancée.
La génération actuelle de DPU de Wave est basée sur un processus de conception de 16 nm.
«Dans le secteur de la conception de nouveaux accélérateurs d'intelligence artificielle, nous serons les premiers à bénéficier d'une IP physique de 7 nm, notamment des SerDes à 56 Gbps et 112 Gbps, grâce à l'assistance de Broadcom. La 7nm IP éprouvée nous a aidé à mettre en œuvre ce plan de développement de produit 7nm.
génération actuelle vague DPU basé sur le nœud de processus de 16nm, principalement en aidant les entrepreneurs et les concepteurs ont terminé leur propre vague. Comme 7nm DPU, Meyer a dit, « entre Broadcom et vague, nous avons élaboré un » front de conception ASIC » et à l'arrière Les technologies et les ressources requises ont été développées et un plan de coopération a été élaboré en conséquence.
À l'heure actuelle, ce programme de coopération 7nm a commencé et a continué pendant des mois. Entité Broadcom 7nm sera responsable d'une partie de la puce. Bien que la conception 7nm est très complexe, mais dit Meyer, « Je crois que Broadcom sera le premier à introduire une puce appropriée « Toutefois, Vague n'a pas dit quand il DPU 7 nm dans la liste, ni pour l'architecture de 7 nm DPU décrit ici de manière redondante.
7nm DPU divulgation interne
Cependant, Meyer a expliqué que la nouvelle puce sera la 'architecture de flux de données est basée. Ce sera la première DPU a une CPU multi-thread bits '64 (64 bits) MIPS est. Vague en Juin MIPS acquis.
Meyer a également souligné que la puce 7nm de Wave sera dotée de nouvelles fonctionnalités en mémoire, mais il n'a pas divulgué les nouvelles fonctionnalités ajoutées.
Cependant, Meyer a exprimé, MIPS technologie multi-thread jouera un rôle clé dans la génération du DPU. Grâce au traitement flux de données de la vague, quand on apprend une charge de la machine proxy, décharger et recharger les données, le matériel d'exécution multiples filetée architecture sera très efficace. « en outre, MIPS également en cache la cohérence est une autre caractéristique importante du nouveau dit-il, sa vague DPU. » parce que notre DPU est une architecture 64 bits, MIPS et ainsi que le DPU communiquer simultanément ont les mêmes significations que dans l'espace d'adresses de mémoire 64 bits.
Pour les nouvelles fonctionnalités que Wave ajoutera à la mémoire, Krewell a déclaré: «Les puces existantes de Wave utilisent le Hybrid Memory Cube (HMC) de Micron. Et je pense que les futures puces de Wave se tourneront vers une mémoire haute HBM). Il a ajouté: «Le futur modèle de développement de HBM est meilleur. L’architecture de la mémoire, en constante évolution, aura un impact sur l’architecture globale du système.
Karl Freund, analyste senior chez Moor Insights & Strategy, est du même avis: "Pour la partie mémoire, je suppose qu'ils vont abandonner le cube de mémoire hybride et passer à la mémoire à bande passante élevée car il est plus rentable".
Dans une interview, Meyer a annoncé que le nouveau DPU 7 nm devrait offrir des performances 10 fois supérieures à celles des puces existantes.
Il a déclaré: «N'oubliez pas que nous avons séparé l'horloge de l'architecture DPU de la puce auparavant.» Il a souligné que les allers-retours entre les hôtes provoqueraient un goulot d'étranglement, tandis que dans le DPU, le microcontrôleur intégré pouvait charger des instructions. , réduire la puissance et le retard des déchets d’accélérateur traditionnels. «Nous pouvons jouer efficacement la capacité des transistors sur la puce 7 nm pour améliorer les performances.
Krewell émet toutefois des réserves à ce sujet: «Quant à savoir si Wave peut atteindre une performance 10 fois supérieure en termes de performances, il s’agit d’un long voyage, mais aussi de la mesure des performances de l’apprentissage automatique… et de Derek Meyer. Il parle de formation ou d'inférence. "Il a ajouté:" Les inférences sont nombreuses et elles sont également déployées avec des algorithmes de moindre précision (8 bits ou moins). Les performances de l'entraînement dépendent principalement de l'architecture de la mémoire. Cependant, il a également admis: «Je ne connais pas vraiment les détails des calculs de Wave.
Compiler: Susan Hong