Antes das notícias acima, um número de gigantes da tecnologia indicaram que eles são RISC-V, incluindo Samsung, NVIDIA, Western Digital (WD), etc, que prestou pouca atenção à indústria, mas com o chip mais Perto do uso comercial, a atenção começou a aumentar.Por que é a arquitetura do conjunto de instruções RISC-V? Por que é gradualmente apoiada por fabricantes de tecnologia e novos empreendedores? Este artigo irá discutir esta discussão abaixo.
Intel / Anmou é uma arquitetura proprietária de conjuntos de instruções
O RISC-V é uma arquitetura de conjunto de instruções de código aberto.Na verdade, costumava ser chamado de Instruction Set por um longo tempo na indústria, mas pode ser adicionado à arquitetura para fazer três letras que podem ser abreviadas (Architecture , A) palavra.
O conjunto de instruções refere-se a um conjunto de instruções em um conjunto de linguagens combinadas (a linguagem mais primitiva do chip) .Um conjunto de instruções é composto de algumas dezenas e centenas de instruções.Se um microcontrolador O chip do microprocessador pode executar o conjunto de instruções, e o outro também pode suportar a execução do mesmo conjunto de instruções.Em princípio, o software (o software é composto de instruções) não precisa de reescrever, e pode ser livremente em dois. Substituição entre fichas
Da mesma forma, os fabricantes de chips lançar uma nova geração de chips para um melhor desempenho, geralmente adotam a geração anterior do mesmo conjunto de instruções, ou compatível, mas a adição de novas instruções, um bom muitos têm sido desenvolvidos para garantir que o software não precisa ser reescrito, mas pode fase Aplicação para proteger os investimentos de desenvolvimento de software anteriores dos clientes, comprar investimentos e executar com mais rapidez.
Actualmente de chip comercialmente disponível, mais Intel braço (Braço) conjunto de instruções de mineração ou, o conjunto de instruções Intel comumente referido como x 86 (no passado para o 8086, 80286, 80386, 80486 e assim por diante até ao fim das 86 fichas numeradas utilizados ), IA (Intel Architecture), IA-32 quarto (1982 a 2003 foi de 32 yuan), EM64T (Extended Memory 64 Technology) ou AMD64 / x86-64 / x64 (64 versão Weiyuan da Advanced Micro Devices AMD para levar o dominante chumbo) Etc. A conspiração é chamada diretamente de arquitetura de conjunto de instruções Arm.
A arquitetura de conjuntos de instruções da Intel e da Arm são arquiteturas proprietárias projetadas pela empresa, que devem ser pagas pelo uso, e o ISA da Intel deve comprar os chips da CPU vendidos pela empresa. A ISA deve primeiro pagar uma taxa de licença técnica única e, em seguida, toda vez que um chip for produzido, ele será cobrado pela Arm.
chips x86 ISA da Intel no PC, estação de trabalho, servidores, computadores super e outros campos esmagadora conta principal e, portanto, o preço de uma alta classificação de longo prazo, os sistemas, os consumidores finais deve arcar com o custo, embora um pequeno número de fabricantes de chips pode produzir vendas chips x86 ISA, mas a relação do desempenho do preço ou mais não está disponível se a Intel, e há muitas restrições, como se AMD x86 ISA pode ser usado, mas se após a aquisição da empresa é, as x86 ISA direitos de patente deve renegociar ou outro fabricantes de chips, além de produzir chips x86-compatível sistema, mas deve pagar royalties anuais para a IBM, Intel para evitar possíveis litígios.
Os aspectos Braço, Braço do ISA tem uma quota de mercado esmagadora, e continuar a alargar a todos os tipos de aplicações embarcadas na área de chips móveis. Arm fornecer um soft-core e hard-core formas de autorização na autorização, macio endossado obter conjunto de instruções núcleo duro é feita apenas realizado por uma tecnologia de processo de bolacha de material semicondutor para o circuito.
aspectos braço tendem a fornecer mandato hard-core é bom para evitar o vazamento de tecnologia de núcleo, mas alguns pesos pesados da indústria autorizado a ter acesso a soft-core, como a Qualcomm (Qualcomm), a especulação geral adicional Apple (Apple), Samsung, etc também listados. De acordo com GreenWave disse em uma entrevista, deseja obter a licença núcleo macio pelo menos US $ 15 milhões, e usar apenas o momento, o vencimento deve ser re-autorizado a falar.
Como a ecologia tecnológica da ISA está se tornando cada vez mais completa, uma vez que muitos chips ou software são adotados, o proprietário da arquitetura ISA será considerado fácil de aproveitar os lucros no futuro Fornecedores de chips (fornecedores de chips sem autonomia do ISA). Todos os vendedores e usuários finais do sistema sofrerão.Para este fim, em 2010, a comunidade acadêmica e da indústria iniciou conjuntamente o estabelecimento da Fundação RISC-V, e continuou a promover a ISA com detalhes técnicos abertos e licenças técnicas gratuitas.
Aberta e livre de licença, já para o desenvolvimento desta modalidade da indústria de tecnologia da informação, um outro componente chave do ponto de sistema operacional de vista, o sistema operacional anterior é um sistema de computador com seu próprio hardware e desenvolvimento de negócios para combinar, e enviados juntamente com as vendas de hardware, como o mainframe IBM hospedar após a IBM ansioso para cortar o mercado de PC, a adoção de Microsoft sistema operacional (Microsoft), em seguida, vire do outro lado negócio de sistema operacional modelo de licenciamento de software de sistema diferente, mas o código ainda é o sistema operacional da Microsoft tem um exclusivo, mas após a ascensão do Linux , licença de código aberto e livre.
Este desenvolvimento corresponde ao ISA, ISA da Intel é fornecido juntamente com seus próprios chips, Braço é uma licença cruzada, seus fornecedores de chips ISA, mas as acusações foram fechados e exclusivo, enquanto RISC-V procurou imitar Linux, adotar um aberto e livre desenvolvimento.
RISC-V licença BSD mineração
Embora a mineração RISC-V abrir caminho livre, mas alguns lugares diferentes de outro código open source de projetos de propriedade intelectual de silício, por exemplo, ele tem sua própria linguagem de descrição de hardware (HDL), ou seja, Cinzel (Construindo Hardware Em uma linguagem embutida Scala), de toda a linguagem Scala escrito para compreendê-lo é baseado no desenvolvido em, Cinzel também adotou uma política aberta do código original. em contraste hardware geral linguagem de descrição comumente usado em muito mais caro do que Verilog, mas existem ferramentas que podem ser convertidos em Cinzel desenvolvido circuito formato Verilog e modifique sua concepção, ou integrado com outros circuitos.
O RISC-V é licenciado sob a licença BSD, em vez da licença GPL comum ao software de código aberto.Se a GPL for autorizada, o desenvolvimento da extensão também deve ser licenciado pela GPL.O código original deve ser aberto (o continente é chamado de código original, Mas muitas operadoras querem manter uma vantagem competitiva e tratar seus próprios programas desenvolvidos como segredos comerciais em vez de abrir.Na verdade, o Android também está reescrevendo o kernel do Linux, para que os fornecedores de hardware que adotam sistemas operacionais Android não precisem estar abertos. Seu driver, mantendo a sua confidencialidade, ganhou numerosos suporte de telefone celular para o Android.
Mas diferente BSD, BSD aberta para permitir o uso de seus resultados, mas estende-se ao desenvolvimento de software não requer um processo aberto, significativamente maior do que o GPL generoso. Quanto ao suporte de compilador, software, você tem gcc / glibc / GDB, LLVM / Clang, Linux, Yocto, Verification Suite e outros softwares.
O RISC-V é uma boa idéia, mas se o chip atual não estiver funcionando bem, ainda é difícil competir com o ISA comercial.A unidade acadêmica líder do RISC-V, UC Berkeley, desenvolveu um RISC-V. O chip Rocket RISC-V foi deliberadamente escolhido para comparar com o núcleo Arm (Cortex-A5) implementado pela mesma tecnologia de processo (TSMC 28nm) (Figura 2).
Primeiro, compare a freqüência do clock, ambos podem chegar a 1GHz ou acima, o que é considerado como um empate, em termos de desempenho, o RISC-V Rocket pode chegar a 1,72 DMIPS / MHz, que é cerca de 10% superior ao Arm Cortex-A5; Na área de wafer ocupada pelo núcleo, o RISC-V Rocket é de apenas 0,14 milímetros quadrados, apenas metade do Cortex-A 5. Mesmo se ambos contiverem 16KB de memória cache, apenas 70% do A5 é usado. Cada milímetro quadrado, o desempenho do foguete pode chegar a 1,5 vezes o da A5 Em termos de consumo de energia, o foguete é cerca de 40% da A5.
No entanto, isso ainda é um ponto de vista ligeiramente diferente relativamente, foguete adoptada 64 yuan arquitectura, mas também 32 yuan versão RISC-V arquitectura, versão, se ambos da adopção de versão 32 yuan ou 64 yuan foram adoptadas , podem ser comparação mais justo. além foguete, o seguimento não ORCA, PULPino oito, nove implementação do núcleo, isto é, a raiz de GAP8 PULPino baseado desenvolvida em.
RISC-V, além de tecnologia de núcleo / CPU MCU, mas também desenvolver activamente a tecnologia necessária para se conectar núcleo circuito de interface, ou seja, TileLink, com o fundamento de que o layout do Braço núcleo também de vez em tecnologia de interface de tempo com o acordo necessário entre o núcleo ea periferia para o núcleo da tecnologia, daí o protocolo AMBA, a ASB bus, o bus APB, etc, mas também a extensão subsequente estendendo desenvolvido AHB, ATB, AXI, ACE, CHI como interface.
RISC-V não é o primeiro projeto aberto
Embora RISC-V está recebendo atenção recentemente projeto de hardware aberto, mas não é o único ou o primeiro projeto, tinha sido OpenRISC, OpenSPARC, etc., mas este tipo de projeto sofreu uma série de restrições de desenvolvimento após o lançamento, arquitetura OpenRISC de desenvolvimento velho, lento A versão de 64 bits da arquitetura não está madura o suficiente.O OpenSPARC vem do UltraSAPRC, que gradualmente perde sua relação preço-desempenho.A comunidade aberta não está ativa (Figura 3).
Além disso, alguns projetos são demasiado académico, pode operar-se na teoria de eficácia, mas no circuito real de implementar, não é fácil para melhorar o desempenho, reduzir o consumo de energia, reduzir a área de wafer, etc., ou algum projeto não é fácil importar ativos de software existentes já tem outra ISA , reescrever e recompilar com dificuldade (motoristas, programa de exemplo, aplicação, etc.).
Estes, RISC-V criação tem poder discricionário para considerar arquitetura baseada em zero e planejando nova definição, deve estar perto de implementação comercial também é guia conveniente outros ativos de software ISA existentes, por isso há muitos indústria criação de semicondutores fabricantes de participar, e para assegurar o desenvolvimento da comunidade de energia.
Vale ressaltar que a arquitetura exclusiva dos fabricantes de chips nos últimos anos, uma mudança de atitudes, não apenas vender fichas completas, começaram a seguir o exemplo de modelo de negócio do braço permite tecnologia de núcleo de chips autorizado para o saneamento uso humano, tais como a cooperação Intel e TSMC em 2008 aberto x86 mandato essencial para permitir que outros operadores para desenvolver seus próprios chips de arquitetura x86, ou NVIDIA GPU abrir sua autorização em 2013 e assim por diante, mas este tipo de mandato para a patente ISA ea tendência de desenvolvimento posterior ainda é dominado por fabricantes de chips, ao invés de participar na formulação, isto não conduzir significativamente derivados negócio.
IdC / AI são adequados para RISC-V
Um ecossistema de tecnologia ISA pode ser bem sucedido, você deve ganhar vantagem nas características técnicas, a escala da quantidade de aspectos, como o x86 ISA devido à relação de desempenho de preço para obter o melhor, uma vez que PC e uso em larga escala, e ARM de baixo consumo lugares, o desempenho por watt rácio bom, então pegar o telefone e outros dispositivos móveis, dispositivos embarcados, uso em larga escala. Portanto RISC-V também, tanto quanto possível para maximizar a aplicabilidade da ISA, de modo que, enquanto o desenvolvimento de 32 yuan, 64 yuan arquitetura, abordando modo também amplo apoio 16/32/64/128 bit endereçamento.
No desenvolvimento real, faz vários tipos de aplicação estão em desenvolvimento, o chip referido GAP8 desenvolvimento GreenWave que está bloqueado aplicações de redes, TSMC 55LP processos (baixa potência), o mercado-alvo e Arm Cortex-M0 ~ M7 quase o mesmo e esperanto tecnologia WD empresa de investimento, é o uso de desenvolvimento RISC-V da inteligência artificial chip (AI), a 64 yuan arquitectura, o desenvolvimento de um núcleo de 16 ET-Maxion com 4.096 núcleos de ET-Minion, espera-se Use o processo TSMC de 7 nanômetros.
Além disso fabricantes de chips FPGA Microsemi também fez soft-core tecnologia RISC-V RV32IM, para que os desenvolvedores de chips com a avaliação inicial e o design analógico de chips FPGA, no futuro, se você quiser colocar o filme em um chip produção comercial, para evitar o custo de questões centrais autorizada, Se o desenvolvimento passado núcleo Arm mineração, há taxas de licenciamento, royalties e outras preocupações.
Há também as tentativas da indústria para arquitectura RISC-V, mas adoptar o modelo de licenciamento de propriedade intelectual mesmo braço de silício, como descrito anteriormente e SiFive Andes, SiFive de lançamento 32 yuan (RV32) do núcleo E31 e 64 bits (RV64) E51 no núcleo são injecção processo de 28 nanometros. a ex trava Cortex-M3, M4 mercado aplicação semelhante, o último com Cortex-A53 posicionamento aproximado, mas E31, E51 que não suportam Linux, em seguida, o Linux é amplamente utilizado no campo incorporado através de, por SiFive também levantada U54-MC (RV64GC) núcleo U54 / que suporta Linux (Figura 4).
O aspecto Andes AndeStar V5 é proposta a arquitetura (isto é RISC-V-base da raiz) de HPC, contém 32 bits de núcleo de núcleo N25 NX25 com 64-bits, 28 nm foram recolhidos mesmo processo de fabrico, e requer um mínimo de lógica portão ênfase pode ser conseguida, apenas N25 30000 portas lógicas, NX25 foi de 50.000. a menor quantidade de portas lógicas, a área menos bolacha é também necessária, menor custo meios disponíveis para alcançar a produção de batatas fritas, CEVA também única o uso de menos do que 20000 portas lógicas irá atingir 32-bit RISC-V (RV32IMC), e definindo para Bluetooth, o chip de emissor-receptor Wi-Fi.
Além disso, embora seja baseado no RISC-V, o Andes ainda faz vários aprimoramentos, como o uso de instruções personalizadas para reduzir o tamanho do código em 10%, o que pode reduzir os requisitos de memória do programa ou acelerar o processamento instantâneo quando ocorrem interrupções. Velocidade, mais adequada para aplicações imediatas, ou proteção da pilha para evitar mau funcionamento ou reduzir problemas de segurança.
A linha de membros RISC-V é forte
Para os fabricantes de adotar muitas RISC-V tem sido relatado que, com muito rápido aqui apenas como águia (controlador lógico Rápido, Falcon) dentro do processador gráfico (GPU) do controlador NVIDIA GeForce, vai adoptar o novo Falcon RISC arquitetura -V, a Samsung também será usado em seu chip móvel, WD também será usado em uma variedade de chips. a razão pela qual a indústria acima mencionado abraçar vigorosamente RISC-V, pois sem ele, a indústria pegou um monte de adopção ou venda de fichas, mineração passado Arm a tecnologia de núcleo obrigado a pagar enormes royalties, se desviado RISC-V estará economizando dinheiro para gastar.
O governo dos Estados Unidos, temos a empresa de desenvolvimento de negócio baseado em equipamentos aeroespaciais chip de arquitetura RISC-V DARPA-financiado com o governo indiano também abraçam fortemente RISC-V; instituições acadêmicas, existem 35 universidades se juntam, muitos deles escolas, tais como MIT, Universidade de Princeton, etc. (Figura 5).
modelo de negócio para a maior preocupação
RISC-V desenvolvimento até agora aparentemente suave, mas na verdade tem uma série de preocupações aparecem, primeiro RISC-V permitir a mineração em suas próprias para estender Walker expandir a definição de ensino, se a compatibilidade do software irá gerar suas próprias maneiras dividir as fileiras da posição para trás desenvolvimento de software ecossistema mais difícil de reunir forças.
A outra é a transformação do modelo de negócio de novos empreendedores, tomando como exemplo o SiFive, o modelo de negócio original esperado baseia-se na arquitetura RISC-V gratuita, aceitando o projeto de comissão personalizado do cliente e cobrando a taxa de design, O núcleo do núcleo desenvolvido é cobrado US $ 300.000 para o E31 e US $ 600.000 para o E51 (a versão de 64 bits do Andes afirma menos de US $ 1 milhão).
A licença da SiFive ainda é mais generosa do que a Arm, 300.000, 600.000 dólares por uma taxa única, a Arm é adicional a uma taxa única para cada chip receber royalties, e a RISC-V ainda tem modificações, flexibilidade livre No entanto, o SiFive voltou-se para o mesmo caminho que o Arm, e também se preocupou se ele havia violado a intenção original do RISC-V.
Além disso, no passado o desenvolvimento de software de código aberto, além das dificuldades encontradas resistência comunidade não estiver ativo, a rota do desenvolvimento posterior da disputa, ou desenvolvimento de divisão, ou desenvolvimento, mas o percurso é ainda focado gradualmente desviado da intenção original quando ouviu ou valor comercial etc, estes também são susceptíveis de ocorrer em projecto RISC-V.
Finalmente, a fábrica de Taiwan para RISC-V também possuem um alto grau de interesse, ver isso como uma nova oportunidade de desenvolvimento, tais como a indústria de chips TSMC para mais elenco de Ano Novo uma única fora; não Andes se ater a sua própria arquitetura de núcleo proprietárias e abraçar RISC-V até mesmo a arquitetura incompatível nem dar-se a nova máquina; MediaTek (MediaTek, MTK) também se juntou RSIC-V Foundation; chip de provedor de serviços de design de Faraday (Faraday) também possuem expectativas do novo desenvolvimento.