Vor den oben genannten Nachrichten, eine Reihe von Technologie-Giganten haben darauf hingewiesen, dass sie RISC-V sind, einschließlich Samsung, NVIDIA, Western Digital (WD), etc., die wenig Aufmerksamkeit auf die Branche, aber mit dem Chip mehr geschenkt hat In der Nähe der kommerziellen Nutzung hat die Aufmerksamkeit zugenommen.Warum wird die RISC-V-Befehlssatz-Architektur? Warum wird sie allmählich von Technologie-Herstellern und neuen Unternehmern unterstützt? Dieser Artikel wird die folgende Diskussion diskutieren.
Intel / Anmou ist eine proprietäre Befehlssatzarchitektur
RISC-V ist eine Open-Source-Code-Instruction-Set-Architektur und wurde in der Industrie lange Zeit als Instruction Set bezeichnet, kann aber auch der Architektur hinzugefügt werden, um drei Buchstaben zu bilden, die abgekürzt werden können , A) Wort.
Der Befehlssatz bezieht sich auf eine Reihe von Anweisungen in einer Reihe von kombinierten Sprachen (die primitivste Sprache auf dem Chip) .Ein Satz von Anweisungen besteht aus ein paar Dutzenden und Hunderten von Anweisungen.Wenn ein Mikrocontroller Der Mikroprozessorchip kann den Befehlssatz ausführen, und der andere kann auch die Ausführung des gleichen Satzes von Befehlen unterstützen.Die Software (die Software besteht aus Befehlen) braucht im Prinzip nicht neu geschrieben zu werden und kann frei in zwei Teile sein. Ersatz zwischen Chips.
In ähnlicher Weise startet Chip-Hersteller eine neue Generation von Chips für eine bessere Leistung, in der Regel die vorherige Generation des gleichen Befehlssatzes annehmen, oder voll kompatibel, aber das Hinzufügen neue Anweisungen, ein gut viele wurden entwickelt, um sicherzustellen, dass die Software nicht neu geschrieben werden muss, sondern die Phase Kapazität der Software-Entwicklung Investitionen auszuführen Kunden in der Vergangenheit zu schützen, Investitionen zu kaufen, und eine schnellere Ausführung.
Derzeit im Handel erhältliche Chip, die meisten Bergbau oder Intel Arm (Arm) Befehlssatzarchitektur, der Befehlssatz der Intel Architektur allgemein als x86 bezeichnet (in der Vergangenheit für die 8086, 80286, 80386, 80486 und so weiter bis zum Ende der 86 numerierten Chips verwendet ), IA (Intel Architecture), IA-32 Zimmer (1982 bis 2003 waren 32 Yuan), EM64T (Extended Memory 64 Technology) oder AMD64 / x86-64 / x64 (64 Weiyuan Version von Advanced Micro Devices AMD die Führung dominant zu nehmen) Usw. Die Verschwörung wird direkt die Arm-Befehlssatz-Architektur genannt.
Intel und Arm's Instruction Set Architektur sind proprietäre Architekturen, die von der Firma entwickelt wurden und für die Nutzung bezahlt werden müssen.Die ISA von Intel muss die CPU-Chips kaufen, die von der Firma verkauft werden.Die ISA von Arm ist ein indirekter Vertrieb. Die ISA muss zuerst eine einmalige technische Lizenzgebühr bezahlen, und jedes Mal, wenn ein Chip produziert wird, wird er von Arm belastet.
Intels x86-ISA-Chips dominieren überwiegend in PCs, Workstations, Servern, Supercomputern etc., so dass der Preis lange Zeit hoch ist, Systemanbieter, Endverbraucher die Kosten tragen müssen, obwohl auch einige Chip-Anbieter produzieren und verkaufen können X86 ISA-Chip, aber das Preis-Leistungs-Verhältnis oder die Versorgung ist nicht so hoch wie Intel, und es gibt viele Einschränkungen, wie AMD kann x86 ISA verwenden, aber wenn das Unternehmen danach gekauft wird, muss die x86 ISA Patentrecht neu besucht werden, oder andere Obwohl Chiphersteller auch x86-kompatible Chips produzieren, müssen sie US-Lizenzgebühren an IBM zahlen, um Intels mögliche Klagen zu vermeiden.
Der Arm Aspekt, Arm von ISA hat einen überwältigenden Marktanteil, und weiterhin alle Arten von Embedded-Anwendungen im Bereich des mobilen Chips erweitern. Arm bietet eine Soft-Core-und Hard-Core-Formen der Zulassung in der Zulassung, Soft-Befehlssatzarchitektur unterstützt erhalten Der harte Kern kann nur die Waferschaltung erhalten, die durch eine bestimmte Halbleiterprozesstechnologie realisiert wurde.
Arm Aspekte sind in der Regel schwer Kernauftrag zu schaffen, ist gut, das Austreten von Kerntechnologie zu vermeiden, aber einige Industrie-Schwergewichte autorisierten Zugang zu Soft-Core haben, wie Qualcomm (Qualcomm), zusätzliche allgemeine Spekulation von Apple (Apple), Samsung, usw. ebenfalls aufgeführt. Nach GreenWave sagte, dass er eine Soft-Core-Lizenz von mindestens 15 Millionen US-Dollar und nur für den Zeiteinsatz erhalten möchte.
Da die Technologieökologie der ISA immer vollständiger wird, sobald viele Chips oder Software angenommen werden, wird der Besitzer der ISA-Architektur als leicht zu gewinnende Gewinne in der Zukunft angesehen werden. Chipverkäufer (Chipverkäufer ohne ISA-Autonomie) Systemanbieter und Endanwender werden darunter leiden: Zu diesem Zweck haben die akademische und die Industriegemeinschaft im Jahr 2010 gemeinsam die Gründung der RISC-V-Stiftung initiiert und ISA weiterhin mit offenen technischen Details und kostenlosen technischen Lizenzen gefördert.
Offene und freie Lizenzierung, aus der Perspektive eines anderen Betriebssystems für Schlüsselkomponenten in der Informationstechnologie-Industrie, wurde das frühe Betriebssystem von Computersystemanbietern zusammen mit ihrer eigenen Hardware entwickelt und mit Hardware-Verkäufen wie IBM geliefert Nach dem Host, IBM eifrig in den PC-Markt schneiden, übernehmen Microsoft Betriebssystem und öffnen Sie dann die Software-only kommerziellen Lizenz-Modus des Betriebssystems über verschiedene Systemanbieter, aber der Betriebssystem-Code ist immer noch im Besitz von Microsoft, und dann steigt Linux. , der Code ist offen und frei zu benutzen.
Dieser Entwicklungsprozess entspricht ISA, Intels ISA wird mit einem eigenen Chip ausgeliefert, Arm ist über die ISA des Chipherstellers lizenziert, aber sie sind alle proprietär und kostenpflichtig, und RISC-V versucht Linux zu emulieren, offen und frei Weg zu entwickeln.
RISC-V Bergbau BSD-Lizenz
Obwohl RISC-V Bergbau freie Route öffnen, aber einige andere Orte aus anderem Open-Source-Code von Silizium an geistiges Eigentum Projekten, zum Beispiel, hat es seine eigene Hardware-Beschreibungssprache (HDL), nämlich Meißel (Constructing Hardware In einer Scala Embedded Language), von allen Scala Sprache geschrieben zu verstehen, ist es auf entwickelte sich zu basiert, hat Meißel auch eine offene Politik des ursprünglichen Codes angenommen. im Gegensatz allgemeinen Hardwarebeschreibungssprache häufig in viel teurer als Verilog verwendet, aber es gibt Werkzeuge, die Sie umwandeln kann in Meißel Schaltung entwickelt Verilog-Format, und ändern dann ihren Entwurf oder integriert mit anderen Schaltungen.
RISC-V wird unter der BSD-Lizenz und nicht unter der für Open-Source-Software üblichen GPL-Lizenz lizenziert.Wenn die GPL autorisiert ist, muss die Erweiterungserweiterung ebenfalls von der GPL lizenziert werden.Der ursprüngliche Code muss geöffnet werden (das Festland heißt Originalcode) Quellcode), aber viele Betreiber wollen einen Wettbewerbsvorteil behalten und ihre eigenen entwickelten Programme als Geschäftsgeheimnisse behandeln, anstatt sie zu öffnen.In der Tat schreibt Android auch den Linux-Kernel um, so dass Hardware-Hersteller, die Android-Betriebssysteme verwenden, nicht offen sein müssen. Sein Treiber, der seine Vertraulichkeit bewahrt, hat zahlreiche Handy-Unterstützung für Android gewonnen.
Aber verschiedene BSD, Open BSD die Nutzung ihrer Ergebnisse ermöglichen, sondern erstreckt sich auf die Entwicklung von Software nicht offen, deutlich höher als die GPL großzügig erfordern. Wie für den Compiler, Software-Support, haben Sie gcc / glibc / GDB, LLVM / Clang, Linux, Yocto, Verification Suite und andere Software.
RISC-V Konzeption zwar gut, aber wenn die tatsächliche Entwicklung der schlechten Leistung des Chips, es ist immer noch schwer mit kommerziellen ISA zu konkurrieren, die die University of California akademische Einheiten RISC-V von Berkeley (UC Berkeley) geführt hat, entwickeln eine genannt Rakete (Rakete) ein RISC-V-Chips, und ganz bewusst verglichen (Fig. 2) des gleichen Prozesses (TSMC 28nm) ARM-Kern (Cortex-A5) Technologie.
Erstes Vergleich Taktfrequenz oberhalb 1GHz sowohl nach oben, als tie, in der Leistung RISC-V Rakete 1.72DMIPS / MHz, Arm Cortex-A5 als etwa ein Prozent höher, negative Cache in vitro, auf der Umsetzung des Kernbereiches von dem Wafer belegt, RISC-V-Rakete nur 0,14 Quadratmillimeter, nur die Hälfte der Cortex-A5, obwohl beide eine 16KB Cache-Speicherkapazität, immer noch nur A5 Qi Cheng enthalten; und Raketen Leistung pro Hertz pro Quadratmillimeter, kann auch bis zu 1,5-fache der A5 erzeugen; Rakete auf Stromleistung A5 beträgt etwa vier Prozent.
Allerdings hat dieser Vergleich noch ein wenig Halt: Rocket verwendet eine 64-Bit-Architektur, aber RISC-V hat auch eine 32-Bit-Architektur, wenn beide 32-Bit- oder 64-Bit-Versionen verwendet werden. , vielleicht gerechterer Vergleich: Neben Rocket gibt es 8,9 Implementierungskerne wie ORCA, PULPino usw. Der vorgenannte GAP8 basiert auf PULPino.
Neben der MCU / CPU-Kerntechnologie entwickelt RISC-V auch aktiv die Kernschnittstellentechnologie, die für den Kern erforderlich ist, nämlich TileLink, weil Arm zusätzlich zu den Kerntechnologien auch die erforderlichen Schnittstellentechnologien und Protokolle zwischen Kernen und Kernen und Peripheriegeräten definiert. Daher gibt es AMBA-Vereinbarungen, ASB-Stromschienen, APB-Stromschienen usw. und wurden anschließend erweitert, um AHB-, ATB-, AXI-, ACE-, CHI- und andere Schnittstellen zu entwickeln.
RISC-V ist nicht das erste offene Projekt
Obwohl RISC-V wird immer Aufmerksamkeit vor kurzem offenes Hardware-Projekt, aber es ist nicht das einzige oder das erste Projekt, hatte OpenRISC gewesen, Opensparc, etc., aber diese Art von Projekt eine Reihe von Entwicklungsbeschränkungen nach dem Start gelitten, OpenRISC Architektur der alten, langsamer Entwicklung , 64 Yuan Version des Frameworks ist nicht reif genug, Opensparc aus dem allmählichen Verlust kommt von Preis-Leistungsverhältnis UltraSAPRC Vorteile nach der Eröffnung der Gemeinschaft nicht aktiv ist (Abbildung 3).
Darüber hinaus sind einige Projekte zu akademisch, auf der Theorie der Wirksamkeit arbeiten kann, aber in der tatsächlichen Schaltung zu implementieren, ist es nicht einfach, die Leistung zu verbessern, den Stromverbrauch zu reduzieren, Waferfläche zu reduzieren, usw., oder ein Projekt ist nicht einfach bestehende Software-Assets hat bereits andere ISA zu importieren umschreiben und neu kompiliert mit Schwierigkeiten (Treiber, Beispielprogramm, Anwendung, etc.).
Diese, RISC-V Gründung Ermessen auf Null basierende Architektur zu berücksichtigen und die Planung neue Definition muss auf kommerzielle Umsetzung der Nähe ist auch bequem Führungs anderes bestehende ISA Software-Assets, so gibt es viel Gründung Halbleiterindustrie Hersteller zu beteiligen, und die Entwicklung der Energiegemeinschaft zu gewährleisten.
Es ist erwähnenswert, dass die exklusive Architektur der Chip-Hersteller in den letzten Jahren eine Veränderung in der Einstellung, nicht nur komplette Chips verkaufen, haben erlaubt Technologie autorisierten Chipkern für Mensch im Jahr 2008 Gebrauch Sanierung, wie Intel und TSMC Zusammenarbeit begonnen, das Beispiel von Arm-Geschäftsmodell folgen offener x86 Kernauftrag zu ermöglichen, andere Betreiber ihre eigenen x86-Architektur-Chips oder NVIDIA GPU-Kern öffnet ihre Genehmigung im Jahr 2013 und so weiter zu entwickeln, aber diese Art von Auftrag an das ISA-Patent und der nachfolgenden Entwicklung Trend noch durch Chiphersteller dominiert wird, anstatt beteiligen sich an der Formulierung, hat dies nicht wesentlich Derivategeschäft führen.
IoT / AI eignen sich für RISC-V
Ein ISA-Technologie-Ökosystem kann erfolgreich sein und Vorteile in Bezug auf technische Eigenschaften und Größenordnung haben.Zum Beispiel hat das x86 ISA das beste Preis-Leistungs-Verhältnis und wird weit vom PC verwendet, während das Arm Low-Power-, pro-Watt-Performance-Verhältnis ist. Daher wird RISC-V auch auf mobilen Geräten wie Mobiltelefonen und Embedded-Geräten eingesetzt, so dass RISC-V auch die Anwendbarkeit von ISA maximiert. Daher wird auch eine 32-Bit-64-Bit-Architektur entwickelt und die Adressierungsmethode wird weitgehend unterstützt. 16/32/64/128 Bit Adressierung.
In der tatsächlichen Entwicklung, hat verschiedene Arten von Anwendungen in der Entwicklung sind, die zuvor genannte Greenwave Entwicklung GAP8 Chip, Networking-Anwendungen gesperrt ist, TSMC 55LP (Low-Power) Prozesse, fast der Zielmarkt und Arm Cortex-M0 ~ M7 die gleichen und Esperanto Tech WD Investmentgesellschaft, ist der Einsatz von RISC-V Entwicklung des künstlichen Intelligenz (KI) Chips, auf 64 Yuan Architektur, die einen Kern aus 16 ET-Maxion mit 4.096 Kernen von ET-Minion entwickelt, wird erwartet, 7 TSMC Nanometer.
Die Weitere FPGA-Chiphersteller Micro auch Soft-Core-RISC-V-Technologie RV32IM, so dass Chip-Entwickler mit der Anfangsbewertung und das FPGA-Chip Analog-Design gemacht, in der Zukunft, wenn Sie den Film in eine kommerzielle Chip-Produktion setzen wollen, die Kosten für die Kernprobleme zu vermeiden, ermächtigt, wenn Vergangenheit Bergbau Arm Kernentwicklung, gibt es Lizenzgebühren, Lizenzgebühren und andere Sorgen.
Es besteht auch die Industrie versucht, RISC-Architektur, sondern V demselben Arm Silizium geistiges Eigentum Lizenzierungsmodell annehmen, wie zuvor SiFive und Andes beschrieben, SiFive Mitteilung 32 Yuan (RV32) von E31-Kern und 64 Bit (RV64) E51 im Kern Injektion 28-Nanometer-Prozess. die ehemalige Schloss Cortex-M3, M4 ähnliche Anwendung Markt, letztere mit Cortex-A53 ungefährer Positionierung, aber E31, E51 ist nicht Linux unterstützt, dann ist Linux in Embedded-Bereich weit verbreitet durch, für SiFive auch U54 / U54-MC (RV64GC) -Kern, der angehoben Linux (Abbildung 4) unterstützt.
Der Aspekt Andes AndeStar v5 wird Architektur vorgeschlagen (d.h. rootbasierter RISC-V), enthält 32-Bit-Kern N25 NX25 Kern mit 64-bit, 28 nm wurden gesammelt HPC gleichen Herstellungsverfahren und erfordert nur eine minimale logische Gatter Betonung erreicht werden kann, war 50.000 N25 nur 30.000 Logikgatter, NX25. die geringere Menge von Logikgattern, desto weniger Waferfläche ebenfalls erforderlich, geringere Kosten zur Verfügung stehenden Mitteln die Herstellung von Chips zu erzielen, auch nur CEVA Verwendung von weniger als 20.000 Logikgattern wird 32-Bit-RISC-V (RV32IMC) erreichen, und Einstellen für Bluetooth, Wi-Fi-Transceiver-Chip.
Auch wenn RISC-V auf RISC-V basiert, macht Andes dennoch verschiedene Verbesserungen, wie die Verwendung von benutzerdefinierten Anweisungen zur Reduzierung der Codegröße um 10%, wodurch die Programmspeicheranforderungen verringert werden können oder die sofortige Verarbeitung bei Interrupts beschleunigt wird. Geschwindigkeit, besser geeignet für sofortige Anwendungen oder Schutz des Stapels, um Fehlfunktionen zu vermeiden oder Sicherheitsprobleme zu reduzieren.
Die RISC-V-Mitgliederliste ist stark
Für die Hersteller übernehmen viele RISC-V wurde berichtet, dass bei zu schnell hier nur als Adler (Fast Logic Controller, Falcon) innerhalb der NVIDIA GeForce-Grafikprozessor (GPU) Controller, wird das neue Falcon RISC adoptieren -V-Architektur, Samsung wird auch in ihrem mobilen Chip verwendet werden, WD wird auch in einer Vielzahl von Chips verwendet wird. den Grund für die oben genannte Industrie kräftig RISC-V umarmen, weil ohne sie, die Industrie eine Menge Annahme oder den Verkauf von Chips, Bergbauvergangenheit Arm gefangen die Kerntechnologie zu zahlen große Lizenzgebühren erforderlich, wenn abgezweigt RISC-V Geld sparen wird zu verbringen.
Die Regierung der Vereinigten Staaten, wir die DARPA geförderte Business Development Unternehmen mit Sitz Luft- und Raumfahrzeugbau Chip RISC-V-Architektur mit der indischen Regierung haben auch RISC-V stark umarmen, akademische Einrichtungen, gibt es 35 Universitäten verbinden, von denen viele Schulen wie MIT, Princeton University, usw. (Abbildung 5).
Geschäftsmodell wird zur größten Sorge
RISC-V scheint sich bisher reibungslos entwickelt zu haben, aber tatsächlich gibt es eine Reihe von versteckten Bedenken.Zuerst erlaubt RISC-V den Anwendern, die Definitionsanweisungen selbst zu erweitern.Wenn jede Zeile die Softwarekompatibilität aufteilt, wird sie sich in einerRückwärtsposition befinden. Software-Ökosystem ist schwieriger für die Kohäsionsentwicklung.
Eine weitere neue Unternehmer Geschäftsmodell Änderung des vorgenannten SiFive Beispiel die ursprünglichen Erwartungen des Geschäftsmodelles basiert auf einer freien RISC-V-Architektur, die Kundenakzeptanz der Kommission individuellen Designs, Design-Gebühren und Kosten, aber später umgewandelt die Kernladung wurde, wie die E31 Gebühr von $ 300.000, E51 $ zu erreichen, entwickelt 600.000 Lade (Andes 64-Bit-Version ist unter $ 1 Million erklärt).
SiFive Genehmigung noch großzügig Arm als 300.000, $ 600.000 Einmalkosten, ist Arm neben Einmalkosten sind auch Lizenzgebühren für jeden einzelnen Chip geladen und RISC-V noch ändern und es mit der freien Feder ersetzen dann drehen und SiFive Arm identisch Route gibt es Bedenken darüber, ob oder nicht entgegen der ursprünglichen Absicht der Implementierung von RISC-V.
Darüber hinaus ist die Entwicklung von Open-Source-Software in der Vergangenheit zusätzlich zu den Schwierigkeiten Gemeinschaft Widerstand nicht aktiv ist, nach wie vor konzentrierte sich die Route der späteren Entwicklung des Rechtsstreits oder geteilte Entwicklung oder Entwicklung, sondern die Route nach und nach von der ursprünglichen Absicht abgewichen, wenn oder kommerziellen Wert etc gehört, diese sind wahrscheinlich auch auf RISC-V-Projekt auftreten.
Schließlich auch Taiwan Fabrik für RISC-V ein hohes Maß an Interesse halten, sehen dies als eine neue Entwicklungsmöglichkeiten, wie TSMC Chip-Industrie für mehr Neujahrs Besetzung einer einzigen außerhalb; Andes nicht auf seine eigenen proprietären Kernarchitektur klebt und umarmen RISC-V sogar unvereinbar Architektur noch die neue Maschine aufgeben, MediaTek (MediaTek, MTK) trat auch RSIC-V-Stiftung; Chip-Design-Dienstleister Faraday (Faraday) auch Erwartungen an die neue Entwicklung halten.