Avant les nouvelles, il y a beaucoup de géants de la technologie montrent derrière RISC-V, comprennent Samsung (Samsung), NVIDIA, Witten (Western Digital, WD) et ainsi de suite, cette industrie a été une attention sporadique, mais avec plus de jetons proche de l'utilisation commerciale, l'attention a commencé à améliorer. architecture ensemble instruction RISC-V pourquoi? pourquoi a gagné progressivement les géants de la technologie de soutien et les nouveaux entrepreneurs? cet article discutera de cette analyse.
Intel / Arm l'architecture de jeu d'instructions exclusive
RISC-V est une architecture de jeu d'instructions de code source ouvert, en fait, dans le passé, l'industrie depuis longtemps que ensemble appelé d'instructions (Instruction Set), mais peut-être faire une abréviation de trois lettres qui peut être ajouté pour compenser l'architecture (Architecture , A) mot.
Le jeu d'instructions se réfère à un ensemble d'instructions dans un groupe de langues combinées (le langage le plus primitif sur la puce) Un jeu d'instructions est composé de quelques dizaines et centaines d'instructions. La puce du microprocesseur peut exécuter l'ensemble des instructions, et l'autre peut également supporter l'exécution du même jeu d'instructions En principe, le logiciel (le logiciel est composé d'instructions) n'a pas besoin d'être réécrit et peut être librement en deux. Remplacement entre les puces.
De même, les fabricants de puces lancer une nouvelle génération de puces pour une meilleure performance, adopter généralement la génération précédente du même jeu d'instructions, ou entièrement compatible, mais en ajoutant de nouvelles instructions, un bon nombre ont été développés pour faire en sorte que le logiciel n'a pas besoin d'être réécrite, mais peut éliminer Mise en application pour protéger les investissements passés des clients dans le développement de logiciels, acheter des investissements et exécuter plus rapidement.
À l'heure actuelle puce disponible dans le commerce, la plupart des mines ou Intel Arm (Arm) architecture de jeu d'instructions, l'architecture de jeu d'instructions Intel communément appelé x86 (dans le passé pour le 8086, 80286, 80386, 80486 et ainsi de suite jusqu'à la fin des 86 jetons numérotés utilisés ), IA (Intel architecture), IA-32 Salle (1982-2003 était de 32 yuans), EM64T (Extended Memory 64 Technology) ou AMD64 / x86-64 / x64 (pour prendre la tête dominante 64 version Weiyuan de Advanced Micro Devices AMD) Etc. Le complot s'appelle directement l'architecture du jeu d'instructions Arm.
L'architecture des jeux d'instructions d'Intel et Arm sont des architectures propriétaires conçues par la société, qui doivent être payées pour être utilisées.L'ISA d'Intel doit acheter les puces de processeur vendues par l'entreprise. L'ISA doit d'abord payer une redevance technique unique, puis chaque fois qu'une puce est produite, elle sera facturée par Arm.
puce x86 ISA Intel dans le PC, poste de travail, des serveurs, des ordinateurs super et d'autres domaines écrasantes compte principal, et donc le prix de haut rang à long terme, les systèmes, les consommateurs finaux doivent supporter le coût, bien qu'un petit nombre de fabricants de puces peut produire des ventes puce x86 ISA, mais le rapport de performance ou plus ne sont pas disponibles si Intel, et il y a beaucoup de restrictions, comme peut être utilisé AMD x86 ISA, mais si après l'acquisition de la société est, les droits de brevet x86 ISA doivent renégocier, ou autre les fabricants de puces, tout en produisant également le système puce compatible x86, mais doit payer des redevances annuelles à IBM, Intel pour éviter d'éventuels litiges.
Du côté des armements, l'ISA d'Arm détient une part écrasante du marché des puces d'appareils mobiles et continue de s'étendre à diverses applications embarquées: Arm fournit des licences sur les licences de base et de noyau dur et les noyaux souples peuvent acquérir des architectures d'ensembles d'instructions. Le noyau dur peut seulement obtenir le circuit de gaufrette qui a été réalisé par une certaine technologie de processus de semi-conducteur.
Arm tend à fournir des licences de base pour éviter les fuites de technologie de base, mais certains poids lourds ont accès à des licences soft core, telles que Qualcomm, et il est généralement supposé que Apple, Samsung, etc. sont également répertoriés. GreenWave a déclaré qu'il voulait obtenir une licence de base souple d'au moins 15 millions de dollars, et seulement pour l'utilisation du temps.
Puisque l'écologie de la technologie de l'ISA devient de plus en plus complète une fois que beaucoup de puces ou de logiciels sont adoptés, le propriétaire de l'architecture ISA sera considéré comme facile de profiter des bénéfices à l'avenir. Les fournisseurs de systèmes et les utilisateurs finaux souffriront tous.A cette fin, en 2010, la communauté universitaire et industrielle a conjointement lancé la création de la Fondation RISC-V, et continué à promouvoir ISA avec des détails techniques ouverts et des licences techniques gratuites.
licence ouverte et libre, déjà vers le développement de ce mode de l'industrie des technologies de l'information, un autre élément clé du point de vue du système d'exploitation, le système d'exploitation antérieur est un système informatique avec son propre matériel et du développement commercial pour correspondre, et expédiés en même temps que les ventes de matériel, comme le mainframe IBM hôte après IBM désireux de couper sur le marché du PC, l'adoption de Microsoft (Microsoft) système d'exploitation, puis tourner à travers différentes activités du modèle logiciel de licence du système d'exploitation du système, mais le code est toujours le système d'exploitation Microsoft a une exclusivité, mais après la montée de Linux , le code est ouvert et gratuit.
Cette évolution correspond à l'ISA, ISA Intel est livré avec ses propres puces, le bras est une licence réciproque de ses fournisseurs de puces ISA, mais les charges ont été fermées et exclusif, alors que RISC-V a cherché à imiter Linux, d'adopter un processus ouvert et libre Façon de se développer
RISC-V adopte la licence BSD
Bien que l'exploitation minière RISC-V ouvrir la route libre, mais certains endroits différents d'un autre code open source de projets de propriété intellectuelle de silicium, par exemple, il a sa propre langage de description matériel (HDL), à savoir Chisel (construction de matériel dans une langue intégrée Scala), de toute langue écrite Scala pour comprendre qu'il est basé sur développé dans, Chisel a également adopté une politique d'ouverture du code original. en revanche la langue de description générale du matériel couramment utilisés dans beaucoup plus cher que Verilog, mais il existe des outils que vous pouvez convertir en circuit développé Chisel Format Verilog, puis modifiez sa conception ou intégrez-le à d'autres circuits.
RISC-V est concédé sous licence BSD plutôt que sous licence GPL commune aux logiciels open source Si la GPL est autorisée, le développement de l'extension doit également être concédé sous licence par la GPL Le code d'origine doit être ouvert (le continent est appelé code original) Le code source), mais de nombreux opérateurs veulent conserver un avantage concurrentiel et traiter leurs propres programmes développés comme des secrets commerciaux plutôt qu’avec des secrets d’ouverture.En fait, Android réécrit également le noyau Linux, de sorte que les fournisseurs de matériel Son pilote, conservant sa confidentialité, a remporté de nombreux support pour téléphone mobile pour Android.
Mais différents BSD, Open BSD pour permettre l'utilisation de ses résultats, mais étend au développement du logiciel ne nécessite pas d'ouverture, nettement supérieure à la généreuse GPL. En ce qui concerne le compilateur, le support logiciel, vous avez gcc / glibc / GDB, LLVM / Clang, Linux, Yocto, Suite de vérification et autres logiciels.
conception RISC-V, bien que bonne, mais si le développement réel de la mauvaise performance de la puce, il est encore difficile de rivaliser avec ISA commerciale, ce qui a conduit l'Université de Californie unités académiques RISC-V de Berkeley (UC Berkeley) a mis au point un fusée nommé (fusée) un puces RISC-V, et a délibérément choisi comparés (fig. 2) du même processus (TSMC 28nm) de la technologie de base du bras (Cortex-A5).
première fréquence horloge de comparaison, à la fois au-dessus de 1GHz, considéré comme cravate, la performance Rocket V-RISC jusqu'à 1.72DMIPS / MHz, Cortex-A5 bras d'environ un pour cent plus élevé, cache négatif in vitro, sur la mise en œuvre de la zone centrale occupée par la plaquette, Rocket RISC-V seulement 0,14 millimètres carrés, seulement la moitié du Cortex-A5, même si les deux contiennent une capacité de mémoire cache de 16 Ko, encore que A5 Qi Cheng, et Chaque millimètre carré, la performance de Rocket peut atteindre 1,5 fois celle de A5. En termes de consommation d'énergie, Rocket est d'environ 40% de A5.
Cependant, cela reste un point de vue relativement peu différent, Rocket a adopté 64 yuans l'architecture, mais aussi 32 yuans version architecture RISC-V, si les deux de l'adoption de la version 32 yuans ou 64 yuans ont été version adoptée , peut être comparaison plus juste. plus de Rocket, le suivi, il ORCA, Pulpino huit, neuf mise en œuvre de base, à savoir la racine de base Pulpino GAP8 développé en.
En plus de la technologie de base MCU / CPU, RISC-V développe activement la technologie d'interface de base requise pour le cœur, à savoir TileLink, car elle définit également les technologies d'interface et les protocoles requis entre les cœurs et les cœurs et les périphériques. d'où le protocole AMBA, le bus ASB, le bus APB, etc., mais aussi l'extension ultérieure développés AHB étendant, ATB, AXI, ACE, CHI comme interface.
RISC-V premier non-ouvert de projet de réalisation
Bien que devient l'attention RISC-V récemment de projet matériel ouvert, mais ce n'est pas le seul ou le premier projet, avait été OpenRISC, OpenSPARC, etc., mais ce type de projet a subi un certain nombre de restrictions de développement après le lancement, l'architecture OpenRISC de vieux, lent développement , 64 yuans version du cadre n'est pas assez mature, OpenSPARC provient de la perte progressive du ratio de la performance des prix avantage UltraSAPRC après l'ouverture de la communauté n'est pas active (Figure 3).
En outre, certains projets sont trop académique, peuvent fonctionner sur la théorie de l'efficacité, mais dans le circuit réel à mettre en œuvre, il est difficile d'améliorer les performances, réduire la consommation d'énergie, réduire la surface de plaquette, etc., ou un projet ne sont pas facile d'importer des actifs logiciels existants ont déjà d'autres ISA (pilotes, exemples de programmes, applications, etc.), il est difficile de recompiler et de réécrire.
Ceux-ci, la création RISC-V a le pouvoir discrétionnaire de considérer l'architecture de base zéro et la planification nouvelle définition, doit être proche de la mise en œuvre commerciale est également pratique Guide d'autres actifs existants du logiciel ISA, donc il y a beaucoup de l'industrie des semiconducteurs de création Les grandes entreprises participent ensemble et s'assurent que la communauté développe l'énergie.
Il est à noter que l'architecture exclusive des fabricants de puces au cours des dernières années, un changement d'attitude, non seulement vendre des puces complets, ont commencé à suivre l'exemple du modèle d'affaires de bras permet la technologie de base de puce autorisée pour le réaménagement de l'activité humaine, comme la coopération Intel et TSMC en 2008 mandat ouvert de base de x86 pour permettre à d'autres opérateurs de développer leurs propres puces d'architecture x86, ou ouvrir son autorisation de base de GPU NVIDIA en 2013 et ainsi de suite, mais ce genre de mandat au brevet ISA et la tendance de développement ultérieur est encore dominé par les fabricants de puces, plutôt que participer à la formulation, cela n'a pas conduire de manière significative entreprise de produits dérivés.
IdO / AI sont adaptés pour RISC-V
Un écosystème de la technologie ISA peut réussir, vous devez obtenir un avantage dans les caractéristiques techniques, l'ampleur du montant des aspects tels que le x86 ISA en raison de taux de rendement du prix pour obtenir le meilleur, depuis PC et l'utilisation à grande échelle, et de faible puissance bras places, le ratio performances par watt bon, donc prendre le téléphone et d'autres appareils mobiles, les appareils embarqués, l'utilisation à grande échelle. Par conséquent RISC-V aussi dans la mesure du possible afin de maximiser l'applicabilité de l'ISA, de sorte que si le développement de 32 yuans, 64 yuans l'architecture, le mode d'adressage également un large soutien Adressage 16/32/64/128 bits.
Dans le développement réel, il est vrai que tous les types d'applications sont en développement.La puce GAP8 développée par GreenWave est de verrouiller les applications IoT, en utilisant le processus TSMC 55LP (Low-Power), le marché cible est similaire à Arm Cortex-M0 ~ M7. WD a investi Esperanto Tech, qui utilise RISC-V pour développer des puces d'intelligence artificielle (IA), avec une architecture 64 bits, et développe 16 core ET-Maxions et 4 096 core ET-Minions. Utilisez le procédé TSMC 7 nanometres.
En outre, le fabricant de puces FPGA MicroSemi a également proposé la technologie RISC-V de RV32IM, qui permet aux développeurs de puces d'utiliser l'analyse de puces FPGA et la conception analogique à un stade précoce. Dans le passé, si le développement de base Arm, il y a des frais de licence, des primes et d'autres préoccupations.
Il y a aussi les tentatives de l'industrie à l'architecture RISC-V, mais adopte le même bras modèle de licence de propriété intellectuelle de silicium, comme décrit précédemment SiFive et Andes, SiFive de presse 32 yuans (RV32) de base et 64 bits E31 (RV64) E51 dans le noyau sont injection processus de 28 nanomètres. l'ancienne écluse Cortex-M3, M4 marché des applications similaires, celui-ci avec un positionnement approximatif Cortex-A53, mais E31, E51 ne supporte pas Linux, Linux est largement utilisé dans le domaine embarqué, par SiFive Le noyau U54 / U54-MC (RV64GC), qui supporte Linux (figure 4), est également proposé.
Andes a également proposé l'architecture AndeStar v5 (c.-à-d. Basée sur RISC-V), incluant le cœur N25 32 bits et le noyau NX25 64 bits, adoptant également le processus HPC 28nm, et soulignant que seules quelques portes logiques sont nécessaires. On peut se rendre compte que N25 n'a besoin que de 30 000 portes logiques, et NX25 est de 50 000. Moins la porte logique est utilisée, moins la surface de plaquette est nécessaire, ce qui signifie que la puce peut être réalisée et produite à moindre coût. Le RISC-V 32 bits (RV32IMC) est mis en œuvre en utilisant 20 000 de moins que les portes logiques, et est configuré pour une utilisation dans les puces émetteur-récepteur Bluetooth, Wi-Fi.
En outre, bien qu'il soit basé sur RISC-V, Andes apporte encore plusieurs améliorations, comme l'utilisation d'instructions personnalisées pour réduire la taille du code de 10%, ce qui peut réduire les besoins en mémoire du programme ou accélérer le traitement instantané. La vitesse, plus adaptée aux applications immédiates, ou la protection de la pile pour éviter les dysfonctionnements ou réduire les problèmes de sécurité.
La gamme de membres RISC-V est forte
Pour les fabricants adoptent beaucoup RISC-V a été rapporté que, avec trop vite ici seulement comme l'aigle (Logic rapide CONTRÔLEUR, Falcon) dans le contrôleur de processeur graphique NVIDIA GeForce (GPU), adoptera le nouveau Falcon RISC l'architecture -V, Samsung sera également utilisé dans leur puce mobile, WD sera utilisé dans une variété de puces. la raison pour laquelle l'industrie mentionnée ci-dessus embrasser vigoureusement RISC-V parce que sans elle, l'industrie a pris beaucoup d'adoption ou à la vente de puces, l'exploitation minière passé Arm Le noyau doit payer des frais techniques énormes, et s'il est changé en RISC-V, cela économisera beaucoup d'argent.
Le gouvernement des États-Unis, nous avons la société de développement financée par les entreprises DARPA à puce d'équipement aéronautique architecture RISC-V avec le gouvernement indien embrasser aussi fortement RISC-V, les établissements d'enseignement, il y a 35 universités rejoignent, beaucoup d'entre eux des écoles, comme le MIT, Université de Princeton, etc. (Figure 5).
modèle d'affaires dans le plus grand souci
RISC-V développement jusqu'à présent en apparence lisse, mais en fait a un certain nombre d'inquiétudes apparaissent, d'abord RISC-V permettent l'exploitation minière sur leur propre à étendre Walker élargir la définition de l'instruction, si la compatibilité du logiciel va générer leurs propres moyens diviser les rangs de la position arrière écosystème de développement logiciel plus difficile de rassembler ses forces.
Une autre nouvelle entrepreneurs changement de modèle d'affaires à l'exemple SiFive mentionné ci-dessus, les attentes initiales du modèle d'affaires est basé sur une architecture libre RISC-V, l'acceptation des clients de la conception personnalisée de la commission, les frais de conception et les frais, mais plus tard transformé Le noyau du noyau développé est facturé 300 000 $ pour l'E31 et 600 000 $ pour l'E51 (la version 64 bits des sinistres Andes coûte moins de 1 million $).
autorisation SiFive est toujours le bras généreux que 300 000, 600 000 coûts uniques $, Arm est en plus des coûts ponctuels sont également chargés des redevances pour chaque puce unique, et RISC-V toujours modifier et le remplacer par le ressort libre Cependant, SiFive se tourna vers la même route que Arm, et s'inquiéta également si elle avait violé l'intention originale de RISC-V.
De plus, dans le passé, le développement de logiciels open source, en plus des difficultés rencontrées résistance communautaire n'est pas actif, la voie du développement ultérieur du différend, ou le développement partagé, ou le développement, mais la route est toujours axé dévié progressivement de l'intention d'origine quand on l'entend ou la valeur commerciale etc, ceux-ci sont également susceptibles de se produire sur le projet RISC-V.
Enfin, l'usine de Taiwan pour RISC-V détiennent également un degré élevé d'intérêt, voir cela comme une nouvelle opportunités de développement, tels que l'industrie des puces TSMC pour plus de nouveaux acteurs de l'année un extérieur, Andes ne colle pas à sa propre architecture de base exclusive et d'embrasser RISC-V même l'architecture incompatible, ni renoncer à la nouvelle machine, MediaTek (MediaTek, MTK) ont également rejoint la Fondation RSIC-V, fournisseur de services de conception de puce Faraday (Faraday) détiennent également les attentes du nouveau développement.