favor mercado de productos de alto rendimiento de bajo costo, soluciones de envasado siguen haciendo frente a los desafíos y la innovación. tecnología de envasado de Fan-out comenzó en 2006, después de décadas de precipitación, en el año 2016 marcó el comienzo del crecimiento explosivo. Actualmente, el paquete abanico de salida enfocada en el nivel de la oblea, sin embargo, la utilización de obleas limitada y altos costos dificultan su alto volumen de fabricación de la oblea de nivel al nivel del panel, de alto rendimiento, los requisitos de embalaje de bajo costo, impulsando el desarrollo de soluciones innovadoras para la industria de semiconductores. el paquete de nivel de la oblea en un gran tablero de paquete de una nueva manera de reducir los costos generales, en condiciones de tecnología madura, el costo se puede reducir en un 50%, el rendimiento de producto más del 90%. de hecho, el proceso de la infraestructura a nivel de placa ha despertado un gran interés en la industria de semiconductores, que tiene ventajas de coste y las economías de escala, es un prometedor mercado una variedad de factores están impulsando el desarrollo de a nivel de placa paquete fan-out (FOPLP), y anima a toda la cadena de la industria (incluyendo equipo y la infraestructura abanico de salida a nivel de placa materiales) de inversión, se ha convertido en un importante diseño estratégico de la hoja de ruta importante OSAT ahora incluye grandes actores como ASE, SEMECO, nepes, Intel, Samsung.
Gran ventilador de la placa a cabo el paquete de aplicaciones de mercado y retos mercado de los envases paquete de fan-out se concentra principalmente en las aplicaciones de banda de base, otras aplicaciones de envasado de chips transceptor único RF de administración de energía y y chip del procesador de aplicaciones móviles, chips de memoria dinámica, y la alta densidad de la pila multi-chip radar vehículo no tripulado. Fan tipo de paquete se está moviendo en la técnica, tales como un multi-chip paquete delgado y las instrucciones de embalaje de la próxima generación 3D SiP de partida, no sólo se utiliza en el envasado de la electrónica, sino también para el campo de los sensores, de IC y el paquete de LED, etc. a través de una gran tecnología de envasado placa de fan-out para obtener un tamaño pequeño, mayores niveles de integración y funcionalidad, que comprende una aplicaciones UAV, lado del vehículo sistema de evitación de colisión, el dispositivo de bloqueo automático o similares.
Después de años de la tecnología y el desarrollo técnico y validación, FOPLP finalmente comenzado a entrar en producción a gran escala. Se espera que el mercado de los envases de crecer a partir de 2015 de $ 244 millones en 2022 a $ 2.3 billón de acuerdo con Yole Développement, todo el abanico, los ingresos del mercado FOPLP espera que llegue a cerca de $ 280 millones en 2023. Powertech Technologies (PTI), se espera nepes y SEMCO para entrar en producción en volumen FOPLP a finales de 2018. nepes dirigidos principalmente a la (L / S> 10um), el automóvil y cosas afines El objetivo a largo plazo de la aplicación, PTI y SEMCO es L / S <8/8或更小线宽线距的中高端应用. 其余各大OSAT, 如ASE, Amkor, JCET/STATS CHIPPAC等, 也在评估技术方案, 每个玩家都在基于自己的战略路线和设备设施进行板级扇出封装技术的研发和布局.
Oportunidades y desafíos, FOPLP de desarrollo e industrialización son todavía muchos desafíos que el estándar de la industria falta, debido a las diferentes aplicaciones y clientes, utilizando el proceso y el tamaño de los paneles no son los mismos, el usuario final es difícil elegir de acuerdo a las normas uniformes, fabricantes de equipos no pueden cumplir con los requisitos de diseño de los diferentes tamaños de los equipos, inversión costosa en línea de producción de las instalaciones. Además, hay una serie de dificultades técnicas que hay que superar, como el control de alabeo, precisión en la colocación, RDL fabricación de menos de 10 / 10um en un gran panel FOPLP líneas, etc., deben ser uniformes para lograr estándar de la industria, tales como el proceso tamaño del tablero y montaje normalizado, según el informe de investigación de mercado Yole Développement Actualmente la mayoría de los lectores soportan un diseño relativamente simple: .. L / S> 10/10 um, tamaño del paquete <10 x10 mm2, 最多2层RDL. 随着技术和经验的成熟, 最终将采用高密度设计: L/S <10/10 um, 多层RDL, 封装尺寸> 15 × 15 mm2 y la integración SIP multi-chip.
La acumulación y el desarrollo de Huajin en FOPLP En 2015, China en las Naciones Unidas y fuera de las empresas establecieron 25 plato grande abanico de salida de la Commonwealth, la principal de 320 mm x 320 mm a nivel de placa abanico de salida desarrollo de la tecnología, la formación de una completa usuarios finales, incluyendo el diseño, materiales de embalaje y equipos de fundición en una de las cadena industrial. nuestros miembros del consorcio incluyen Huawei, a través rica micro-poder, circuito Shennan, productos de precisión de silicio, JSR, pantalla, Delong ciencia articulación inducida por láser y la tecnología, ASM, SCHOTT, ATOTEC, ORC, SEKISUI, Sumitomo, Shanghai micro la electrónica, la tecnología y la ciencia y la tecnología durante los Estados Unidos y la Comunidad de operación, la realización del único chip y de una sola capa de trabajo de diseño RDL, y completaron la simulación y el trabajo de simulación térmica, mecánica y deformación; integrado a nivel de placa abanico de salida de la cadena industrial, Desarrolló las rutas de proceso Die First (Die-in) y Die Last (basado en sustrato) para completar el flujo de muestra y la verificación de confiabilidad, formó la propiedad intelectual central de la salida de panel grande, solicitó 5 núcleos de despliegue de gran placa patentes; evaluar y verificar los equipos y materiales relacionados FOPLP miembros unidades del consorcio, como el dispositivo de recubrimiento revestimiento de pantalla SLIT, y máquina de exposición escritura directa, la ORC de PPS litografía, máquina de colocación de ASM, TOWA el laminador, Placadora AOTOTECH, KINGYOUP PVD por bombardeo iónico subcapa, SUMITOMO material de moldeo en polvo, NAGASE material plástico líquido, JSR fotorresistente / PI / material de unión temporal o similares. Resultado ganaron 'duodécimo (2017) y de semiconductores chino productos innovadores Proyecto técnico '.
Primer miembro del consorcio de deshuese de losas de Huajin
La primera muestra de despliegue a gran escala de Huajin
Con un punto de concluir consorcio, debe ser fuerte demanda de la mayoría de los miembros, China ha comenzado los preparativos para los dos en la Comunidad, de acuerdo con los equipos nacionales y extranjeros / materiales retroalimentación proveedor, combinado con el primer redactado por la SEMI China en la participación versión FOPLP una tabla de tamaño estándar, de dos a bordo de un tamaño de 600 mm x 600 mm, la tecnología de placa de desarrollo principal de paquetes abanico de salida de múltiples chips y el tendido eléctrico de múltiples capas, FO cultivar un equipo de profesionales, desde el diseño procesamiento de la simulación para procesar todo el análisis de la fiabilidad solución FOPLP y pruebas, el objetivo último de establecer un determinado parámetros de proceso de línea de modelo son los siguientes:
Dado el éxito de la operación de una segunda fase introducido una serie de nuevos miembros, el proyecto comenzará a realizarse a principios de septiembre, hay más de 20 miembros de la unidad de intención, se espera a escala mucho más de uno. Los miembros del consorcio participarán tecnología de proceso FOPLP el desarrollo, la plataforma de la Commonwealth compartido recursos, equipos y materiales para soluciones de verificación y optimización desarrollados y propuestos, patentes durante la formación del proyecto tienen derecho de prioridad al uso y disfrute de admisión preferencial de China en la jornada de puertas abiertas y patrocinio y la promoción y Yole de China seminario Prioridad
