تنظیم میکرو شبکه خبر (متن / کوچک شمالی) به تازگی، eSilicon توسط TSMC روند 7nm NeuASIC ASIC پلت فرم طراحی، از جمله سخت افزار و نرم افزار برای ماکروها برنامه های کاربردی شبکه و برای ایجاد زیرساخت های جدید و هوش مصنوعی شتاب دهنده کتابخانه IP تولید راه اندازی شد.
NeuASIC طراحان پلت فرم به ارائه انواع حافظه کامپایلر قدرت بهینه سازی و بسته SerDes 2.5D IC. کتابخانه 7nm شامل 56Gbps SerDes، HBM2 PHY، محتوای سه تایی حافظه قابل آدرس (به TCAM) کامپایلر برای بهینه سازی شبکه I / O، و سایر اجزاء
2017، مارول تعطیل بسیاری از کسب و کار خود را در اروپا، eSilicon بنابراین 'GET' تیم ایتالیایی از مهندسان به Marvell، تیم مارول یک فرآیند تولید های 28nm 56Gbps SerDes توسعه داده است. این تیم بر اساس همان معماری توسعه یافته توسط ADC / به DSP 7nm 56Gbps SerDes، و هسته ظاهر شد بر روی پلت فرم NeuASIC، در همان زمان، هسته ممکن است به طور جداگانه مجوز برای تراشه، مصرف برق و عملکرد به نظر می رسد به حساب نمی گرفتن دو شاخص. این SerDes هسته PAM4 کد NRZ و ممکن است اجرا شود، و برنامه ریزی آن اجازه می دهد تا طراحان به مدت طولانی / عملکرد کانال کوتاه و تنظیم قدرت.
SerDes است نوبتی / Deserializer کوتاه، تعریف اشاره به deserializer نوبتی. با این حال، از آن خواهد شد توصیف تنها SerDes deserializer به نوبتی، این توضیح کامل نیست. علاوه بر نوبتی و deserializer، سیستم SerDes بیشتر پایان آنالوگ جلو و یک پایان دریافت از مرحله رانندگی از سیستم پایان انتقال برای SerDes کم سرعت کمی مشکل برای طراحی آنالوگ جلویی، کم قدرت، اما ADC خواهد مشکل از طراحی سیستم را افزایش دهد؛ در حالی که سیستم SerDes برای سرعت بالا، بالا دقت با سرعت بالا ADC خود را برای رسیدن بیش از هزینه های جلویی آنالوگ.
در ماه آوریل، نخست 7nm 56G PAM4 SerDes IP مدیاتک معرفی صنعت، راه حل در تکنولوژی DSP، با سرعت بالا PAM4 انتقال سیگنال، انتظار می رود که در نیمه دوم 2018 است.
هر دو راه حل های eSilicon و MediaTek می توانند به 56Gbps برسند و یک روند 7nm را اتخاذ کنند که ممکن است در آینده رقابتی ایجاد کند.
NeuASIC SerDes بخشی از پلت فرم، 'ارتباط' به عنوان یکی از وظایف مهم آن است. NeuASIC به طور عمده در عملکرد هوش مصنوعی AI شتاب دهنده خود را به دست آورد. AI شتاب دهنده یکپارچه شیوه نسبی »رمان" است که یک بسته با یک NeuASIC بزرگ رابطه
به منظور به حداکثر رساندن پهنای باند حافظه، شبکه eSilicon NeuASIC تراشه ارتباطات با استفاده از یک interposer سیلیکون، ASIC و DRAM پشته، و محصور با استفاده از روش های بسته بندی 2.5D شتاب دهنده AI، عمق NeuASIC اجازه می دهد تا طراح برای یادگیری شتاب دهنده (DLA) همانطور که در زیر نشان داده شده است، به ASIC تبدیل شده است. صنعت معتقد است که این یک راه جدید است.
