마이크로 네트워크 뉴스 설정 (텍스트 / 작은 북) 최근 아니라 eSilicon은 하드웨어 및 네트워크 애플리케이션을위한 소프트웨어 매크로 포함 TSMC의 7nm 공정 NeuASIC ASIC 설계 플랫폼에 의해 새로운 인프라 및 AI 가속기 IP 라이브러리를 구축하기위한 제조 시작했다.
NeuASIC 플랫폼 설계자가 전력 최적화 컴파일러 메모리의 종류 및 SerDes를 2.5D IC 패키지를 제공한다. 7nm 라이브러리 네트워크 최적화 56Gbps SerDes를, HBM2의 PHY, 터너 리 내용 주소 화 기억 장치 (TCAM) 컴파일러를 포함하는 I / O 및 기타 구성 요소.
Marvell은 2017 년에 유럽 지역의 대부분을 폐쇄 했으므로 eSilicon은 마벨의 28nm 공정 용 56Gbps SerDes를 개발 한 Marvell의 이탈리아 엔지니어 팀을 인수하여 ADC / DSP 기반의 동일한 아키텍처로 개발했습니다. 7nm 56Gbps SerDes가 나오고 NeuASIC 플랫폼에 코어가 나타나고 동시에 코어는 별도로 라이센스를받을 수 있습니다.이 칩의 경우 전력 소비와 성능은 동시에 고려할 수없는 두 가지 지표로 보입니다 .SerDes 코어 PAM4 및 NRZ 인코딩을 구현할 수 있으며, 프로그래머 빌 러티를 통해 설계자는 장 / 단 채널 성능 및 전력 소비 조정을 수행 할 수 있습니다.
정의 시리얼 디시리얼라이저 지칭 의해 SerDes를는 시리얼 / 디시리얼라이저 짧다. 그러나, 직렬로,이 설명이 완전하지 디시리얼라이저 그것만 SerDes를 설명한다. 직렬 변환기 및 직 병렬 변환기, SerDes를 시스템에 추가하여 더욱 아날로그 프론트 엔드 및 아날로그 프론트 엔드, 저전력 설계가 거의 곤란 저속 SerDes를위한 송신 측 시스템의 구동 단계의 수신단하지만 ADC 시스템 설계의 어려움을 증가, 고속 용의 SerDes 시스템 높은 반면 정밀 고속 ADC 자체는 아날로그 프론트 엔드의 비용 이상을 달성한다.
4 월, 미디어 텍 컨덕터, 업계 최초의 7nm 56G PAM4 SerDes를 IP이 솔루션은 2018 년 하반기에 출시 될 예정 DSP 기술, 고속 신호 전송 PAM4 기반으로합니다.
eSilicon과 MediaTek의 SerDes 솔루션은 모두 56Gbps를 달성 할 수 있으며 장래에 경쟁 관계를 형성 할 수있는 7nm 프로세스를 채택 할 수 있습니다.
SerDes를 NeuASIC는 중요한 과제 중 하나로 플랫폼 '통신'의 일부이다. NeuASIC 그 성능 AI AI 촉진제 주로 달성했다. 좋은 NeuASIC와 패키지 AI 촉진제 일체 적으로 상대 '신규' 관계.
실리콘 인터 포저의 ASIC 및 DRAM 스택에 의해 메모리 대역폭 아니라 eSilicon NeuASIC 네트워크 통신 칩을 최대화하기 위해 및 AI 가속기 2.5D 포장 기술을 사용하여 캡슐화 NeuASIC 깊이 (DLA) 설계자가 액셀을 배울 수 아래 그림과 같이 ASIC으로 수렴했습니다. 업계에서는 이것이 새로운 방식이라고 믿습니다.
