マイクロネットワークニュース（テキスト/小北）は最近、eSilicon社は、ネットワークアプリケーションのための、新たなインフラとAI・アクセラレータIPライブラリを構築するためのハードウェアおよびソフトウェアのマクロを含む、TSMCの7nmでプロセスNeuASIC ASIC設計プラットフォームによって製造を開始したセット。
電力最適化コンパイラのメモリの様々な、とのSerDes 2.5D ICパッケージを提供するために、NeuASICプラットフォームの設計者。7nmでライブラリが56GbpsのSerDes、HBM2 PHY、Ternary CAM（TCAM）のネットワークI / Oを最適化するコンパイラを備えており、その他のコンポーネント。
2017年、マーベルは、このように、マーベルのエンジニアのイタリアのチーム「を取得する」欧州事業、eSilicon社のほとんどをシャットダウンし、マーベルチームは56GbpsのSerDes 28nmの製造プロセスを開発しました。ADC / DSPのによって開発された同じアーキテクチャに基づいてこのチーム56GbpsのSerDes 7nmであり、核がNeuASICプラットフォームに登場し、同時に、コアは別途チップのためにライセンスを取得することができる、消費電力と性能のアカウントに2つの指標を取っていないことのようです。これのSerDesコアPAM4 NRZコードとを実現することができる、そのプログラマは、長/短チャネル性能と電力調整にデザイナーが可能になります。
SerDesの定義によってシリアライザ、デシリアライザを指し、短いシリアライザ/デシリアライザである。しかし、それは、シリアライザのデシリアライザのみのSerDesを説明するが、この説明は、完全ではない。シリアライザおよびデシリアライザに加えて、のSerDesシステムは、さらにアナログ・フロント・エンドと、アナログフロントエンド、低消費電力を設計することがほとんど困難低速のSerDesのための送信側システムの駆動ステージの受信端が、ADCは、システム設計の難易度を増加させるであろう。高速用のSerDesシステム、高い一方精度の高い高速ADCは、アナログフロントエンドを実装するよりも本質的に高価です。
4月には、メディアテック業界初の7nmで56G PAM4のSerDes IP、溶液はDSP技術、2018年の後半に発売される予定の高速信号伝送PAM4、に基づいています。
メディアテックのSerDesのソリューションとeSilicon社は、56Gbpsを達成することができ、かつ7nmで技術を使用して、将来は競争であってもよいです。
NeuASICのSerDesは重要課題の一つとして、プラットフォーム、「通信」の一部である。NeuASICはその性能AI AI促進に主に達成した。素晴らしいNeuASIC有するパッケージであるAIアクセル一体相対「小説」、関係。
シリコンインターポーザによりメモリ帯域幅、eSilicon社NeuASICネットワーク通信チップ、ASIC及びDRAMスタックを最大化し、AI促進するための2.5Dのパッケージング技術を使用してカプセル化するために、NeuASIC深さは、設計者がアクセル（DLA）を学習することを可能にします以下に示すように、ASICに収束しました。業界はこれがまったく新しい方法であると考えています。
