सेट माइक्रो नेटवर्क समाचार (पाठ / छोटे उत्तर) हाल ही में, eSilicon हार्डवेयर और नेटवर्क अनुप्रयोगों के लिए सॉफ्टवेयर मैक्रो सहित TSMC 7nm प्रक्रिया NeuASIC एएसआईसी डिजाइन मंच, द्वारा और नए बुनियादी ढांचे और ऐ त्वरक आईपी पुस्तकालय के निर्माण के लिए निर्मित शुभारंभ किया।
NeuASIC मंच डिजाइनरों बिजली-अनुकूलित संकलक स्मृति की एक किस्म है, और SerDes 2.5 D आईसी पैकेज प्रदान करने के लिए। 7nm पुस्तकालय नेटवर्क अनुकूलन करने के लिए 56Gbps SerDes, HBM2 PHY, त्रिगुट सामग्री पता स्मृति (TCAM) संकलक शामिल मैं / हे, और अन्य घटकों।
2017, Marvell शट डाउन अपने यूरोपीय कारोबार का सबसे, eSilicon इस प्रकार Marvell करने के लिए इंजीनियरों की इतालवी टीम 'के लिए', Marvell टीम एक 56Gbps SerDes 28nm विनिर्माण प्रक्रिया विकसित की है। एडीसी / डीएसपी के द्वारा विकसित एक ही वास्तुकला पर आधारित यह टीम एक 56Gbps SerDes 7nm, और नाभिक NeuASIC मंच पर दिखाई दिया, एक ही समय में, कोर अलग से लाइसेंस प्राप्त किया जा सकता है। चिप के लिए, बिजली की खपत और प्रदर्शन। इस SerDes कोर खाते में दो संकेतक नहीं ले रही किया जा रहा है PAM4 NRZ कोड और लागू किया जा सकता है, और इसकी प्रोग्रामिंग लंबे / लघु चैनल प्रदर्शन और शक्ति विनियमन के डिजाइनरों अनुमति देता है।
SerDes में वर्णित किया जाएगा केवल SerDes deserializer serializer के लिए, इस स्पष्टीकरण पूरा नहीं हुआ है परिभाषा serializer deserializer को संदर्भित करता है के द्वारा, Serializer / deserializer कम है। हालांकि,। Serializer और deserializer, SerDes प्रणाली के अलावा आगे एक एनालॉग सामने अंत और कम गति SerDes थोड़ा अनुरूप सामने के अंत, कम बिजली डिजाइन करने के लिए मुश्किल के लिए संचारण अंत प्रणाली के ड्राइविंग चरण के प्राप्त अंत है, लेकिन एडीसी सिस्टम डिजाइन की कठिनाई में वृद्धि होगी, जबकि उच्च गति के लिए SerDes प्रणाली, उच्च परिशुद्धता उच्च गति एडीसी ही एक एनालॉग सामने अंत की लागत से अधिक प्राप्त करने के लिए।
अप्रैल में मीडियाटेक परिचय उद्योग के पहले 7nm 56g PAM4 SerDes आईपी, समाधान डीएसपी प्रौद्योगिकी, उच्च गति संकेत संचरण PAM4, 2018 की दूसरी छमाही में उपलब्ध होने की उम्मीद पर आधारित है।
मीडियाटेक के SerDes समाधान के साथ eSilicon 56Gbps प्राप्त कर सकते हैं, और 7nm प्रौद्योगिकी का उपयोग कर, भविष्य प्रतियोगिता में हो सकता है।
NeuASIC SerDes मंच, 'संचार' अपने महत्वपूर्ण कार्यों में से एक के रूप में का हिस्सा है। NeuASIC इसके प्रदर्शन ऐ ऐ त्वरक में मुख्य रूप से हासिल की। ऐ त्वरक एकीकृत तरीके से रिश्तेदार के उपन्यास 'है, जो एक महान NeuASIC के साथ एक पैकेज है संबंधों।
आदेश स्मृति बैंडविड्थ, एक सिलिकॉन interposer, एएसआईसी और DRAM ढेर, के माध्यम से eSilicon NeuASIC नेटवर्क संचार चिप अधिकतम करने के लिए और ऐ त्वरक के लिए 2.5 D पैकेजिंग तकनीक का उपयोग समझाया, NeuASIC गहराई (डीएलए) डिजाइनर त्वरक में जानने के लिए अनुमति देता है एएसआईसी में एकीकृत, जिन्हें आप नीचे। उद्योग का मानना है कि इस एक पूरी तरह से नया तरीका है।
