Set Nouvelles du Réseau Micro (text / petit Nord) récemment, eSilicon fabriqué par TSMC lancé processus de plate-forme de conception 7nm NeuASIC ASIC, y compris le matériel et les macros logicielles pour les applications réseau et pour la construction de nouvelles infrastructures et de l'accélérateur AI bibliothèque IP.
Les concepteurs de la plate-forme NeuASIC pour fournir une variété de la mémoire de compilateur puissance optimisée, et le paquet SerDes 2.5D IC. bibliothèque comprend 7 nm 56Gbps SerDes, HBM2 PHY, le contenu ternaire mémoire adressable (TCAM) du compilateur pour optimiser le réseau d'E / S, et d'autres composants.
2017, Marvell a fermé la plupart de ses activités européennes, eSilicon ainsi « get » l'équipe italienne d'ingénieurs à Marvell, l'équipe Marvell a mis au point un procédé de fabrication 28nm 56Gbps SerDes. Cette équipe basée sur la même architecture développée par ADC / DSP un 56Gbps SerDes 7 nm, et le noyau sont apparus sur la plate-forme NeuASIC, en même temps, le noyau peut être autorisé séparément. pour la puce, la consommation d'énergie et la performance semble être de ne pas tenir compte des deux indicateurs. ce noyau SerDes Les encodages PAM4 et NRZ peuvent être implémentés, et sa programmabilité permet aux concepteurs d'effectuer des ajustements de performance de canal long / court et des ajustements de consommation d'énergie.
SerDes est sérialiseur / désérialiseur courte, par définition fait référence à sérialiseur désérialiseur. Cependant, il ne sera décrit que SerDes désérialiseur au sérialiseur, cette explication est incomplète. En plus du sérialiseur et désérialiseur, système SerDes plus une extrémité avant analogique et une extrémité de réception de l'étape d'entraînement du système d'extrémité d'émission pour SerDes basse vitesse peu difficile à concevoir frontal analogique de faible puissance, mais l'ADC va augmenter la difficulté de la conception du système, tandis que le système SerDes pour la grande vitesse, haute L'ADC haute vitesse de précision est intrinsèquement plus coûteux que l'implémentation d'un frontal analogique.
En Avril, Première 56G PAM4 SerDes 7nm IP MediaTek lance l'industrie, la solution est basée sur la technologie DSP, la transmission de signaux à haute vitesse PAM4, devrait être disponible dans la seconde moitié de 2018.
Les solutions SerDes d'eSilicon et de MediaTek peuvent atteindre 56 Gbps et adopter un processus de 7nm, ce qui pourrait créer une relation compétitive à l'avenir.
NeuASIC SerDes fait partie de la plate-forme, la « communication » comme l'une de ses tâches importantes. NeuASIC atteint principalement dans ses performances AI AI accélérateur. Accélérateur AI intégré de manière relative « roman », qui est un paquet avec un grand NeuASIC Relation
Afin de maximiser la bande passante de la mémoire, la puce de communication de réseau eSilicon NeuASIC au moyen d'un élément d'interposition de silicium, l'empilement ASIC et DRAM, et encapsulées en utilisant des techniques d'emballage 2.5D pour accélérateur AI, la profondeur NeuASIC permet au concepteur d'apprendre l'accélérateur (DLA) Converged dans l'ASIC, comme indiqué ci-dessous.L'industrie croit que c'est une toute nouvelle façon.
