集微网消息 (文/小北) 近期, eSilicon推出了由台积电7nm工艺制造的NeuASIC ASIC设计平台, 包含用于网络应用的软硬件宏命令和用于构建AI加速器的新架构及IP库.
NeuASIC平台为设计者提供了多种功率优化的内存编译器, SerDes和2.5D IC封装. 7nm库包括56Gbps SerDes, HBM2 PHY, 三态内容寻址存储器 (TCAM) 编译器, 网络优化I / O以及其他组件.
2017年, Marvell关闭了其大部分欧洲的业务, eSilicon由此 '获得' 了Marvell的意大利工程师团队, 该团队为Marvell开发了28nm 工艺制造的56Gbps SerDes. 这个团队用基于ADC/DSP的相同架构开发出了7nm的56Gbps SerDes, 且该核出现在了NeuASIC平台上, 同时, 该核可以被单独授权使用. 对于芯片而言, 功耗与性能似乎是两个无法同时兼顾的指标. 这款SerDes核心可实现PAM4及NRZ编码, 并且它的可编程性允许设计者进行长/短信道的性能与功耗调节.
SerDes是Serializer/Deserializer的简称, 顾名思义是指串化器和解串器. 但是, 将SerDes仅仅描述为串化器和解串器, 这样的解释并不完整. 除了串化器和解串器, SerDes系统还包括发送端的驱动级和接收端的模拟前端. 对于低速SerDes系统而言, 模拟前端的设计难度小, 功耗低, 使用ADC反而会增大系统的设计难度; 而对于高速SerDes系统而言, 实现高精度的高速ADC本身比实现模拟前端的代价更大.
4月, 联发科推出业内首个7nm 56G PAM4 SerDes IP, 该解决方案是基于DSP技术的, 采用高速传输信号PAM4, 预计于2018下半年上市.
eSilicon与联发科的SerDes方案都可以实现56Gbps, 并采用7nm工艺, 未来也许会形成竞争关系.
SerDes是NeuASIC平台的一部分, '通信' 为其重要的任务之一. NeuASIC AI性能的实现主要在于其AI加速器等. AI加速器的集成方式相对 '新颖' , 而这与NeuASIC的封装有很大的关系.
为了最大化内存的带宽, eSilicon NeuASIC网络通信芯片, 通过硅中介层的方式, 将ASIC与DRAM堆叠, 并利用2.5D封装技术进行封装. 对于AI加速器, NeuASIC允许设计者将深度学习加速器 (DLA) 融合到ASIC中, 如下图. 业内人士认为, 这是一种全新的方式.
