新思科技Fusion技术助力三星7LPP EUV工艺提高性能

全球第一大芯片自动化设计解决方案提供商及全球第一大芯片接口IP供应商, 信息安全和软件质量的全球领导者新思科技(Synopsys, Inc., 纳斯达克股票市场代码: SNPS )近日宣布, 新思科技Design Platform Fusion 技术已通过三星认证, 可应用于其7纳米(nm)低功耗+(LPP-Low Power Plus)工艺的极紫外(EUV)光刻技术. 新思科技Design Platform为基于EUV单次曝光布线和连排打孔提供完备的全流程7LPP支持, 以确保最大程度地实现设计的可布线性和利用率, 同时最大限度地降低电压降(IR-drop). 新思科技的SiliconSmart® 库表征工具对于研发在该认证工艺上建立参考流程所使用的基础IP非常关键. 三星已经认证了新思科技 Design Platform工具和参考流程, 该流程与Lynx Design System兼容, 配备用于自动化和设计最佳实践的脚本. 该参考流程可通过三星Advanced Foundry Ecosystem (SAFE™) 计划获得.

三星电子代工市场营销团队副总裁Ryan Sanghyun Lee表示: '通过与新思科技的深入合作, 我们7LPP工艺上的认证和参考流程将为我们共同的客户在设计上实现最低功耗, 最佳性能和最优面积. 使用经过验证并集成了Fusion技术的新思科技 Design Platform, 我们的代工客户可以放心地使用新思科技最先进的EUV工艺量产他们的设计. '

新思科技设计事业部营销与商务开发副总裁Michael Jackson表示: '我们与三星的工具和参考流程合作重点在于使设计人员能够使用三星最新的EUV 7LPP工艺在最高可信度下获得最佳结果质量. 采用集成了Fusion技术的新思科技Design Platform, 可扩展7LPP参考流程将使设计人员能够轻松实现他们期望的设计和时间目标. '

基于ARMv8架构的64位Arm Cortex-A53处理器被用于结果质量(QoR)优化和流程认证. 新思科技Design Platform 7LPP参考流程的关键工具和功能包括:

IC Compiler II布局和布线: 基于EUV单次曝光的布线具备优化的7LPP设计规则支持, 以及连排打孔以确保最大的设计可布线性和利用率, 同时最大限度地减少电压降.

Design Compiler Graphical RTL综合: 与布局布线结果的相关性, 拥塞减少, 优化的7LPP设计规则支持以及向IC Compiler II提供物理指导 .

IC Validator物理signoff: 高性能DRC signoff, LVS感知型短路查找器, signoff填充, 模式匹配和独特的采用Explorer技术的Dirty Data分析, 以及带有DRC自动修复的设计内验证和在IC Compiler II中的准确感知时序的金属填充.

PrimeTime时序signoff: 近阈值超低电压变化建模, 过孔变化建模和感知布局规则的工程变更指令(ECO)指导.

StarRC™寄生参数提取: EUV基于单次曝光模式的布线支持, 以及新的提取技术, 如基于覆盖率的过孔电阻.

RedHawk™Analysis Fusion: ANSYS® RedHawk™驱动的在IC Compiler II中的EM/IR分析和优化, 包括过孔插入和电网增幅.

DFTMAX™和TetraMAX® II测试: 基于FinFET, 单元感知和基于时序裕量的转换测试以获得更高的测试质量.

Formality®形式验证: 基于UPF, 带状态转换验证的等价性检查.

目前可通过SAFE™计划获得与新思科技Lynx Design System兼容并经认证的可扩展参考流程. Lynx Design System是一个全芯片设计环境, 包含创新的自动化和报告功能, 可帮助设计人员实施和监控其设计. 它包括一个生产化RTL-to-GDSII流程, 可简化和自动化许多关键的设计实现和验证任务, 使工程师能够专注于实现性能和设计目标. SAFE™计划提供由三星认证支持并经广泛测试的工艺设计套件(PDK)和参考流程(与设计方法).