반도체 장비 제조업체들은 재료 공학이 빅 데이터 및 인공 지능 (AI) 시대에 칩 성능을 가속화 할 수있는 기술적 진보를 이룩했다고 발표했으며, 응용 재료는 지난 20 년 동안 첫 번째 트랜지스터 접촉 및 와이어의 주요 금속 재료 변형이 해제되었음을 보여줍니다. 트랜지스터 접촉부에서 텅스텐 (W)의 전기적 성능과 구리 (Cu)의 로컬 터미네이션 금속 와이어 공정이 FinFET이 완전히 수행하기위한 병목 인 물리적 한계에 근접했기 때문에 나노 웨이퍼 및 웨이퍼 공정의 주요 성능 병목 현상. 칩 설계자는 텅스텐과 구리를 7 나노 미터 이하의 코발트 (Co) 금속으로 대체하여 칩 성능을 15 % 향상시킬 수 있습니다.
코발트는 고급 공정에서 금속 충진 공정을 최적화하는 데 사용할 수 있으며 공정은 7 나노 미터 이하로 축소됩니다.
텅스텐 및 구리는 진보 된 공정에 사용되는 중요한 금속 재료이지만, 텅스텐 및 구리는 절연 층과의 밀착성이 좋지 않기 때문에 금속과 절연 층과의 밀착성을 높이기 위해 라이너 층이 필요하다. 구리 원자는 절연 층으로 확산되어 칩의 전기적 특성에 영향을 미칩니다. 장벽 층이 있어야합니다.
20 나노 공정 마이크로 필름으로 아래와 같이, 연결 채널과 텅스텐 접점 (실제 형상은 매우 밀착 원통형 원추형이기 때문에, 금속 와이어와 연락 트랜지스터라고, 따라서 일반적으로 CD 연락 지칭 접촉 직경) 공정은, 예를 들면, CD 연락 20 ㎚에서, 8 nm의 배리어에 대해 실제의 접점 금속 층 (12) 내지 (금속 채우기 8nm + 핵 4 ㎚), 연락 CD는 10 nm를 차지하고, 상기 금속 층은 실제로 단지 2 나노 미터 CD를 연락 수용 공간을 추정하기 위해 더 금속층 8 내지 및되고 이때의 배리어 층의 층 두께가 없을 것 병목 금속 공법 소형 케이스 20,180,702 재료 1 텅스텐 접촉 (출처 : .. 어플라이드 , 마무리 : Tuoba 연구소)
유사하게, 그러나, 10 nm의 접점 CD 코발트 (아래), 배리어 층은 4 nm의 실제 금속 층 6 내지하면서 자세히 전위 지속적인 개발 7 nm 인 프로세스 텅스텐 비교할 경우. 20,180,702-material- 연락의 경우 2 코발트 금속 채우기 (출처 : 적용 재료; 마무리 : 토폴로지 생산 및 연구).
금속 재질의 변화는 중국의 반도체 장비의 개발 방향에 영향을 미칠 것
현재 중국의 반도체 장비는 에칭, 박막 및 CMP 개발 중 가장 빠르며,이 부분은 고급 트랜지스터 공정의 장기적인 프로세스를 목표로 주류 제조업체의 생산 라인에 진입하고, 인증을 획득하고 대량 생산 데이터를 수립하는 것을 목표로 할 것입니다. 그 목표는 분명하지만 국제 주류 반도체 장비 제조업체의 기술 수준과 비교할 때 중국 반도체 장비 제조업체는 여전히 추종자이므로 텅스텐 및 구리를 대체하는 코발트의 경향이 확립되어 중국 반도체 장비 제조업체, 특히 에칭, 박막 및 CMP에 영향을 미칩니다. 연구 및 개발 방향.