การออกแบบฮาร์ดแวร์ที่ไม่ใช่เพื่อการถ่ายทำคือโกง?
ประเด็นสำคัญ DAC ที่เราเห็นยังอยู่ในการมาถึงของสี่กลางคืนทัวริงรางวัลหัวหน้า --David แพตเตอร์สันและเขาดับเบิลชีส (พินอิน: ruo4) หลี่ (พินอิน: zhuo2) พูดคุยเกี่ยวกับหัวข้อที่นิรันดร์ ( ปีที่แล้วซิลิคอนกล่าวว่าเป็นหัวข้อสนทนา: RISC-V และ DSA! Computer Architecture Guru Patterson และ Hennessy speech record)
แต่เป็นพี่ใหญ่ที่รับผิดชอบแพตเตอร์สันเมื่อเทียบกับการพูดคุย ISSCC (URL วิดีโอ: https://youtu.be/NZS2TtWcutc โอ้ผมจำได้ว่าข้ามกำแพง) จะจ่ายมากขึ้นจำนวนมากของเนื้อหาใหม่เช่นเหตุการณ์หลังจากปีศาจทุกคนจากจุดรักษาความปลอดภัยของมุมมอง สะท้อนให้เห็นถึงสถาปัตยกรรมอย่างไรก็ตาม Xiaobian รู้สึกว่าอีกสองจุดเป็นพิเศษโดดเด่น:
(1) ของมัวร์ที่ประสบความสำเร็จที่แท้จริงในวันนี้ค่าใช้จ่ายในการผลิตวงจรรวมและอุปสรรคในการเข้าสู่ที่ต่ำกว่าอิ่มตัวอย่างรวดเร็วเพื่อให้การออกแบบชิปหายไปเกือบ. ตอนนี้การออกแบบ 1x1 มม 65nm ของราคาต่อหน่วยได้ลดลงถึง $ 5K แม้ว่าจะไม่ 28nm 20000 ด. คิดเป็น esilicon 2016 Nian เสนอในแต่ละโหนดในของ TSMC (2mm x 2mm, 28nm เป็น 1.6mm x 1.6mm หน่วยของเงินยูโรจะเป็นของ Google)
งานนี้ได้มาถึงทวีปอเมริกาเหนือเงินเดือนซิลิคอนหลาการเกษตรเดือน (หลังหักภาษี OH) จะสามารถสตรีมทศวรรษกับ RISCV และ NVDLA ของเทปราคาแพง? ไร้สาระ ~
(ในกรณีที่ 1x1 ไหลนายหน้า? MOSIs อเมริกาเหนือและ Muse มีสวรรค์โปรแกรมมหาวิทยาลัยมัวร์ดาราวิทยาลัยไม่ได้เป็นเรื่องยากที่จะทำแผนชิปซื้อ)
ความจริงก็คือมันต้องใช้เวลาบันทึกเทปที่สูงขึ้นและสูงขึ้นเมื่อเทียบกับการพัฒนาที่มั่นคงของต้นทุนการผลิตของการผลิต EDA / สิ้นสุดหลังดัชนีค่าใช้จ่ายในการดำเนินการตรวจสอบซอฟแวร์ / ออกแบบได้เพิ่มขึ้น. ค่าใช้จ่ายเหล่านี้ให้กับอุตสาหกรรมที่เรียกว่า NRE (ไม่ใช่วิศวกรรมกำเริบ , ค่าใช้จ่ายโครงการเพียงครั้งเดียว)
นอกจากนี้หัวหน้าสถาปนิก SiFive ศาสตราจารย์ UCB ประธานมูลนิธิ RISCV Krste Asanovic คิดมัวร์ทฤษฎีบทควรได้รับการแก้ไขต้นทุนการผลิตต่อหน่วยลดลงกว่าทรานซิสเตอร์ลดลง NRE แต่เพื่อให้บรรลุการป้อนข้อมูลทรานซิสเตอร์. (DAC 2018 เซสชั่น 59)
(2) ด้วยสาระสำคัญของกฎของมัวร์ที่จะหยุด (ยกเว้นกรณีที่คุณเป็นแอปเปิ้ลหัวเว่ย, 10nm หรือน้อยกว่าโดยทั่วไปสามารถนมัสการ. ความจริงก็คือในความเป็นจริงหลายมหาวิทยาลัยได้หยุดในโหนดนี้ 40/65) บวกพลังของขีด จำกัด บนของซิลิกอนที่มืด การออกแบบโดเมนเฉพาะ (DS) เป็นแนวโน้มที่กลับไม่ได้เลยการออกแบบที่ทุ่มเทสามารถเพิ่มประสิทธิภาพได้อย่างรวดเร็วโดยมีขนาดของคำสั่งซื้อตั้งแต่ 2 ถึง 3 คำสั่ง
ในการพูด DAC นี้โดเมนเฉพาะไม่ จำกัด เฉพาะ DS Architecture แต่ยังเน้นการเผยแพร่ภาษา DS และอย่างรวดเร็วใน DSA และ DSL ผ่านฮาร์ดแวร์ / ซอฟท์แวร์โค้ด ยุคใหม่ของ IT -
CS (ซอฟต์แวร์) และ EE (ฮาร์ดแวร์) เป็นหนึ่ง
ดูเหมือนว่าความฝันฤดูใบไม้ผลิและฤดูใบไม้ร่วงนี้ยังห่างไกล แต่ 10 ปีในศตวรรษนี้จะไม่ยาวเกินไป
ภายใต้แนวโน้มสองประการนี้ใครก็ตามที่ใช้วิธีการพัฒนาแบบเปรียวโดยมีต้นทุน NRE ต่ำจะกลายเป็นเจ้าเหนือหัวใหม่ในยุคกฎหมายของโพสต์มัวร์
รัฐบาลประชาชนให้ความสนใจมากขึ้น
ความรู้สึกแรกของความเร่งด่วนนี้อาจจะเป็นหน่วยงานกลาโหมสหรัฐโครงการวิจัยขั้นสูง (กลาโหมสำนักงานโครงการวิจัยขั้นสูง DARPA สหรัฐจักรวรรดินิยมเป็นส่วนหนึ่งของกระทรวงกลาโหม). โดยในปี 2015 DARPA เกี่ยวกับการจัดตั้งวิธีการสำหรับโครงการพัฒนาเปรียวของวงจรรวมวงจร สำนึกในระยะเวลาเร็วขึ้น (หัตถกรรม). ในหมู่พวกเขาเน้นเป็นพิเศษคือการออกแบบวิธีการเชิงวัตถุมีความรู้สึกที่จะผ่านยุคของซอฟแวร์ฮาร์ดแวร์การออกแบบทางวิศวกรรมจาก C ไป C ++ ไม่?
ในยุคซิกแบบดั้งเดิมจากคำอธิบายขั้นตอนวิธีแบบดั้งเดิม, คำอธิบายฮาร์ดแวร์ RTL เพื่อ netlist กับรูปแบบกระบวนการแบบเดิม (ข้อเสนอแนะในแต่ละขั้นตอนจะต้องตรวจสอบ) ความคิดที่จะแตกกลายเป็นวิธีการฟีดไปข้างหน้าเชิงวัตถุจาก การออกแบบเพื่อจัดวางอาจใช้เวลาเพียงไม่กี่วันหรือแม้แต่เป็นชั่วโมง
หนึ่งในผลิตภัณฑ์ที่เป็นตัวแทนของโครงการ CRAFT คือ CHISEL (และ CHISEL2 / FIRRTL) ซึ่งเป็นดาวดวงใหม่ในยุค RISC-V
สิ่วแนวคิดในการดำเนินงานที่ดีที่สุดที่สะท้อนให้เห็นถึงความตั้งใจเดิมของการพัฒนาเปรียว. เป็นที่น่าสังเกตว่าสิ่วแยกจากธรรมชาติและจาก HLS คอนกรีตและเป็นรูปธรรมสิ่วนำไปสู่การพัฒนาฮาร์ดแวร์คลื่นเปรียว
นอกเหนือไปจากมหาวิทยาลัยภายใต้ บริษัท ขนาดใหญ่ต่าง ๆ คิดยังกระตือรือร้นติดตามงานฝีมือเช่น NVDIA ของ DAC 2018 นำเสนอรุ่นใหม่ของขนาดเล็กฝังชิป AI ซึ่งใช้กระบวนการออกแบบ HLS ของการดำเนินงานการออกแบบเชิงวัตถุและการตรวจสอบของชิปทั้งหมด คอลเลกชันของ SystemC และ Chisel ช่วยลดระยะเวลาในการพัฒนาวงจรการออกแบบดั้งเดิมของสามปีที่ผ่านมาถึงสามเดือน
2017, งานฝีมือในลัคนา, DARPA บวกหลาทำแผนกู้คืนอิเล็กทรอนิกส์ (Electronic Resurgence ริเริ่ม ERI) มุ่งเน้นไปที่กฎของมัวร์, หน้าสามของแผนนี้มีการเสนอระดับในการออกแบบสถาปัตยกรรม / พันล้าน / วัสดุในสามทิศทาง ผลงานของเงินดอลลาร์ในทิศทางการออกแบบ DARPA เสนอ ERI เป้าหมายสูงสุดเช่น Amazon / Jingdong / Taobao ประสบการณ์การออกแบบชิปเดียวกันเพื่อเติมเต็มรถเข็นช็อปปิ้งที่ทำให้ชิป (เดี่ยว) จะถูกส่งกลับบ้าน
บนพื้นฐานของการ CRAFT ที่เน้นการออกแบบส่วนหนึ่ง ERI มากขึ้นไม่มีมนุษย์ในวงและโอเพนซอร์สระบบ. ลักษณะนิยามใหม่ของการสร้างวงจรในวงจรโดยเฉพาะอย่างยิ่งที่กำหนดเอง (อะนาล็อกและสัญญาณผสม ฯลฯ ) แทนที่จะเป็นแบบดั้งเดิมที่ใช้แรงงานเข้มข้น ประเภทรูปแบบการพัฒนาหันไปสู่การพัฒนาที่ขับเคลื่อนด้วยข้อมูลและชาญฉลาดรูปแบบบูรณาการ:
ในขั้นตอนนี้การออกแบบที่มาเปิดเป็นหนึ่งในส่วนที่สำคัญที่สุดเพราะเพียงจำนวนเพียงพอของโอเพนซอร์สเพื่อส่งเสริมประสิทธิภาพสูงสุดของการใช้แรงงานในกลุ่มของอินเทอร์เน็ตในการต่อสู้ในวันนี้ที่จะสามารถครอบครองสถานที่ในสนามรบชิป กล่าวว่าซิลิกอนคิดมาเปิดกลายเป็นแนวโน้มใหม่ในการออกแบบชิปโปรแกรม DARPA ในตอนท้ายของโครงการ ERI ที่รวม IP สามารถพบได้กับรุ่นเปิดแหล่งที่มา:
จากมุมมองนี้รูปแบบของสถาบันการวิจัยของคนอื่น ๆ ในเขตข้อมูลนี้เป็นขั้นสูงมาก แต่ยังอยู่ภายใต้หมากรุกขนาดใหญ่เต็มรูปแบบ. และเราฟองยังคงอยู่ในปัญญาประดิษฐ์รอบตาบอด
อะนาล็อก / RF / ผสมสัญญาณจำนวนมากไม่สามารถ
ตามเนื้อผ้าความรู้ในการเปิดแหล่งที่มาของเราเปรียวและได้รับการออกแบบมาสำหรับวงจรดิจิตอลวิธีการออกแบบจำลอง (วงจรที่กำหนดเองดั้งเดิม) วงจรการเรียนรู้และไม่มีการเปลี่ยนแปลงที่ดี. แต่มุมมองนี้ดูเหมือนว่าจะมีสภาพแวดล้อมที่ท้าทาย
ทีม UC Berkeley BWRC ในสิ่วออกแบบ แต่ยังเป็นผู้ออกแบบรุ่นจำลองของสิ่ว - Berkely อนาล็อก Generator (ถุง) ตีพิมพ์ใน CHISEL2 BAG2 ยังปล่อยในปี 2018 ใน CICC, BAG2 เผยแพร่งานวิจัยของพวกเขา ผล - หลังจากกระบวนการข้ามสร้างวงจรแอนะล็อกที่แสดงออกนิยามใหม่ชั้นของโมดูลที่แตกต่างกัน (เป็นตัวแทนระดับกลาง, IR คำนี้เป็นภาษาเรียบเรียงตอนนี้ใช้ในการออกแบบวงจรแอนะล็อก) ขึ้นอยู่กับ PDK กระบวนการ สร้างขึ้นโดยอัตโนมัติ netlist และรูปแบบเพียงข้อผิดพลาด DRC / LVS ฟรีหรือด้วยประสิทธิภาพที่ดี. BAG2 ในโลกตราบใดที่คุณหลามคุณสามารถออกแบบ GDS ได้. รายละเอียดดูที่ DAC 2018 เซสชั่น 41.2 และ CICC 2018 15.2.
เมื่อวันที่ DAC นี้กำเนิดคล้ายกับวงจรอนาล็อก / RF ที่จมและ บริษัท ซอฟต์แวร์รวมถึง AIDAsoftware จากโปรตุเกส (ในความร่วมมือกับมหาวิทยาลัยมาเก๊า) เป็น
เพียงแค่คิดว่าในอนาคตวันหนึ่ง บริษัท ออกแบบชิปสวรรค์ยังคงอยู่ในการทำงานล่วงเวลาเต็มแกว่งเพื่อที่จะไม่ผ่านมุมของประสิทธิภาพการทำงานที่ยุ่ง Hangchihangchi, แรงงานไร้ฝีมือเป็นดินแดนมากยิ่งขึ้นตลอดทั้งคืนในขณะที่ทั่วเค้าโครงแปซิฟิก เป็นการเพิ่มประสิทธิภาพฟรีในเซิร์ฟเวอร์ไม่มีมนุษย์ในลูป
บางทีอาจจะเป็นเวลาหลายปีของเครื่องกำเนิดไฟฟ้าอย่างต่อเนื่องของการออกแบบ EDA ได้รับการเสนอในอดีตที่ผ่านมาไม่สนใจแล้วแล้วที่นำเสนอได้รับการละเว้น. แต่ในตอนท้ายของกฎของมัวร์ในวันนี้ในวันนี้ในด้านของถนน Daxing พิเศษในตลาดยังคงได้รับแบ่ง วันนี้การออกแบบอย่างเป็นทางการเปรียว SoC จริงฤดูใบไม้ผลิ