¿El diseño de hardware que no tiene el propósito de filmar es un pícaro?
El DAC de apertura vemos también en la llegada de cuatro pluriempleo Turing Award jefes --David Patterson, y doble queso (Pinyin: RuO4) Li (Pinyin: zhuo2) habló sobre el tema eterno, ( Hace un año, Silicon dijo que era un tema de conversación: RISC-V y DSA! Computer Architecture Guru Patterson y Hennessy speech record)
Sin embargo, como un hermano mayor responsable, Patterson se comparó con la charla ISSCC (URL de vídeo: https://youtu.be/NZS2TtWcutc, oh recuerdo sobre la pared) a pagar más una gran cantidad de nuevos contenidos, tales como los hechos ocurridos después Spectre todos, desde el punto de vista de la seguridad Reflexión sobre la arquitectura. Sin embargo, Xiaobian siente que los otros dos puntos son extra prominentes:
(1) verdadero triunfo hoy de Moore, los costes de fabricación de circuitos integrados y bajas barreras de entrada saturados rápidamente de manera que el diseño de chips casi desapareció. Ahora, el diseño de 65nm mm 1x1 del precio unitario se ha reducido a $ 5K, aunque no a 28nm 20000 cuchillo. eSilicon la cifra es de 2.016 Nian oferta en cada nodo de TSMC (2 mm x 2 mm, 1,6 mm x 28 nm es de 1,6 mm, unidades del euro, que se Google)
Esto ya ha alcanzado el salario de un mes (después de impuestos) de los trabajadores y productores de silicio de América del Norte. Podrá fluir con RISCV y NVDLA. ¿Es costoso?
(Cuando el corredor de 1x1 flujo? MOSIS América del Norte y Muse, hay maravillosas programa universitario 'Moore Star', la universidad no es difícil hacer un plan chip de compra)
El hecho es que se necesita grabó más y más alto, en comparación con el desarrollo estable del coste de fabricación de la industria manufacturera, la validación del software EDA / diseño / back-end índice de costo de implementación se ha incrementado. Estos costes para la industria llaman NRE (ingeniería no recurrente , costos únicos del proyecto).
Por otra parte, Arquitecto Jefe SiFive Profesor UCB, Presidente RISCV Fundación Krste Asanovic pensar, Moore teorema debe modificarse, el coste de fabricación por unidad que la disminución de transistores, cayendo NRE sino más bien para conseguir una entrada de transistor. (DAC 2018, sesión 59)
(2) Con la esencia de la Ley de Moore para detener (a menos que esté de Apple Huawei, 10 nm o menos, básicamente, puede adorar. La realidad es, de hecho, muchas universidades han dejado en este nodo 40/65), más el poder del límite superior de silicio oscuro, El diseño de Dominio Específico (DS) es una tendencia irreversible. Después de todo, el diseño dedicado puede aumentar fácilmente la eficiencia en 2 o 3 órdenes de magnitud.
En este discurso DAC, Domain Specific no se limita a DS Architecture, sino que también hace hincapié en la explosión del lenguaje de DS, y rápidamente, en DSA y DSL, a través del hardware / código de software. Una nueva era de TI -
CS (software) y EE (hardware) son uno.
Parece que este sueño de primavera y otoño todavía está muy lejos, pero 10 años en este siglo no serán demasiado largos.
De acuerdo con estas dos tendencias, quien posea la metodología de desarrollo ágil con bajos costos de NRE se convertirá en el nuevo señor supremo en la era posterior a la Ley de Moore.
El gobierno popular, prestando más atención
El primer sentido de urgencia que esto puede ser la Agencia de Proyectos de EE.UU. Investigación Avanzada de Defensa (Defensa Agencia de Proyectos de Investigación Avanzada, DARPA, el imperialismo estadounidense es parte del Departamento de Defensa). En 2015, la DARPA en el establecimiento de una metodología para el proyecto de desarrollo ágil de los circuitos integrados Circuito en la realización Escalas de tiempo más rápido (CRAFT). entre ellos, se hace especial énfasis metodología de diseño orientado a objetos, no hay sentido de pasar por la era de hardware y software de diseño de ingeniería de C a C ++?
En la era ASIC tradicional, a partir de la descripción algorítmica tradicional, de descripción de hardware, RTL a lista de conexiones a la disposición proceso convencional (retroalimentación en cada etapa debe ser verificada) idea va a ser roto, se convirtió en la metodología de alimentación hacia adelante orientado a objetos, desde Diseñar para el diseño puede tomar solo unos días, o incluso horas.
Uno de los proyectos productos de artesanía más representativa es CINCEL (también CHISEL2 / FIRRTL), RISC-V estrella nueva era.
Cincel concepto a la implementación, refleja perfectamente la intención original de desarrollo ágil. Es de destacar que cincel, separado de la naturaleza y de HLS, concreto y tangible cincel provocar la ola de desarrollo de hardware ágil.
Además de las universidades, bajo varias grandes empresas de pensamiento son también un seguimiento activo de los proyectos CRAFT, como NVDIA del DAC 2018 presenta una nueva generación de pequeña escala incrustado chip de AI, que utiliza HLS proceso de diseño de la implementación del diseño orientado a objetos y verificación de todo el chip, La colección de SystemC y Chisel acorta el ciclo de desarrollo de diseño tradicional de los últimos tres años a tres meses.
2017, proyectos de artesanía en el ascendente, DARPA, más yardas, hecha plan de recuperación de la electrónica (Iniciativa de Resurgimiento electrónico, ERI), se centra en la Ley de Moore, la tercera página de este plan se proponen mil millones de nivel en el diseño / arquitectura / materiales en tres direcciones la cartera del dólar en la dirección de diseño, DARPA propuso ERI objetivo final: como el Amazonas / Jingdong / Taobao para la misma experiencia de diseño de chips, para llenar un carrito de la compra, una (sola) chip de marca será enviado a casa.
Sobre la base de las embarcaciones en, Diseño parte ERI más énfasis no-humana-in-the-loop del sistema y de código abierto. Manner redefinió circuito de generación, en particular, circuitos personalizados (analógicos y de señal mixta, etc.), en lugar de la tradicional mano de obra tipo de modelo de desarrollo, se volvió hacia el desarrollo de un modelo integrado basado en datos e inteligente:
En este proceso, el diseño de código abierto es una de la parte más crítica, ya que sólo un número suficiente de código abierto, con el fin de promover la máxima eficiencia de la mano de obra en la mayor parte de la Internet en la batalla de hoy, para ser capaz de ocupar un lugar en el campo de batalla de chip, dijo silicio pensar de código abierto se convierta en una nueva tendencia en el diseño de chips programa de DARPA, al final del proyecto ERI, el total de IP se puede encontrar en la versión de código abierto:
Desde esta perspectiva, la disposición de las instituciones de investigación de otras personas en este campo es bastante avanzada, sino también bajo un juego de ajedrez de gran tamaño completo. Y nosotros, la burbuja se encuentra todavía en la inteligencia artificial en torno a ciegas.
/ / De señal mixta analógica de RF, muchos no pueden
Tradicionalmente, nuestro conocimiento de código abierto, ágil y están diseñados para circuitos digitales métodos de simulación de diseño de circuitos (circuito de costumbre tradicional) para aprender y no hay grandes cambios. Sin embargo, esta visión parece tener un entorno difícil.
equipo de la UC Berkeley BWRC en el cincel de diseño, sino que también diseñó una versión simulada del cincel - Generador analógico Berkely (BAG), publicado en la CHISEL2 BAG2 también dio a conocer en 2018 en la CICC, BAG2 publicar sus investigaciones. resultados - después de cruzada proceso genera un circuito analógico en el que la expresión redefinió capas de diferentes módulos (representación intermedia, IR, esta palabra es un lenguaje compilado, ahora se utiliza en el diseño de circuitos analógicos) dependiendo de la pdk proceso genera automáticamente la lista de conexiones y el diseño, único error RDC / LVS libre, ni con el bajo rendimiento. BAG2 en el mundo, todo el tiempo que pitón, se puede diseñar un GDS. indicaciones se refieren a la sesión del CAD 2018 41.2, y CICC 2018 15.2.
En este DAC, generadores de circuitos analógicos / RF similares son abrumadores, incluido AIDAsoftware Software Inc. de Portugal (en cooperación con la Universidad de Macao).
Basta con pensar en el futuro un día, la empresa de diseño de chips en los cielos es todavía en tiempo extra swing completo, con el fin de no pasar a la esquina de una actuación ocupado Hangchihangchi, peón son aún más territorio a través de la noche, mientras que a través de la disposición del Pacífico, Es una optimización gratuita en el servidor, sin humanos en el bucle.
Tal vez por año de generador continuo de diseño EDA se han propuesto en el pasado, entonces ignorados, entonces la propuso ya ser ignorada. Sin embargo, al final de la Ley de Moore hoy, hoy en el campo de Daxing camino especial, en el mercado siguen siendo subdividido Hoy, el diseño ágil oficial SoC primavera real.