نه به نوار منظوره طراحی سخت افزار قلدری است؟
نطق اصلی DAC ما نیز در رسیدن چهار قاچاق تورینگ جایزه روسای دیوید پترسون، و او دو پنیر (پینیین: ruo4) لی (پینیین: zhuo2) در مورد موضوع ابدی صحبت کردیم، ( یک سال پیش از سیلیکون به توان گفت این موضوع از بحث :! RISC-V DSA معماری کامپیوتر و استاد پترسون و هنسی سخنرانی رکورد)
با این حال، به عنوان یک برادر بزرگ مسئول، پترسون به بحث ISSCC در مقایسه شد (URL ویدیو: https://youtu.be/NZS2TtWcutc، آه من از روی دیوار به یاد داشته باشید) به پرداخت بیشتر بسیاری از مطالب جدید، مانند حوادث پس از همه اسپکتر از نقطه نظر امنیتی . تأملاتی در معماری، با این حال، شیائو Bian فکر می کنم یکی دیگر از دو برجسته اضافی:
(1) مور پیروزی واقعی امروز، هزینه های ساخت مدار مجتمع و موانع کمتر به ورود به سرعت اشباع به طوری که طراحی تراشه تقریبا ناپدید شد. در حال حاضر، 1x1 و طراحی میلی متر 65nm ریزتر از قیمت واحد به 5K $ کاهش یافته است، حتی اگر نه به های 28nm 20000 چاقو. شکل esilicon 2016 نیان پیشنهاد در هر گره در TSMC است (ضخامت 2mm X ضخامت 2mm، های 28nm است 1.6mm X 1.6mm، واحد یورو، به گوگل)
این در حال حاضر به حقوق و دستمزد یک ماهه (پس از مالیات) کارگران و کشاورزان سیلیکون آمریکای شمالی رسیده است. این می تواند با RISCV و NVDLA جریان یابد. آیا هزینه آن است؟
(که در آن 1x1 و جریان کارگزار؟ MOSIS شمال امریکا و الهه شعر و موسیقی، آسمانی وجود دارد برنامه دانشگاه مور ستاره '، کالج سخت است نه به ایجاد یک طرح تراشه فروش)
واقعیت این است، آن را می کشد بالاتر و بالاتر ضبط شده، نسبت به توسعه پایدار از هزینه تولید تولید، EDA نرم افزار اعتبار / طراحی / عقب پایان شاخص هزینه اجرای افزایش یافته است. این هزینه ها به صنعت به نام NRE (مهندسی غیر مکرر ، هزینه یک بار پروژه).
علاوه بر این، معمار ارشد SiFive استاد UCB، رئیس بنیاد RISCV Krste Asanovic فکر می کنم، مور قضیه باید اصلاح بشود، هزینه تولید هر واحد از کاهش ترانزیستور، در حال سقوط NRE بلکه برای رسیدن به یک ورودی ترانزیستور. (DAC 2018، جلسه 59)
(2) با جوهر قانون مور برای متوقف کردن (مگر اینکه شما اپل های Huawei، 10nm یا کمتر می تواند اساسا عبادت. واقعیت این است، در واقع، بسیاری از دانشگاه ها در این گره 40/65 متوقف شد)، به علاوه قدرت از حد بالایی از سیلیکون تاریک، طراحی خاص دامنه (DS) یک روند غیرقابل برگشت است. پس از همه، طراحی اختصاصی می تواند به راحتی کارایی را 2 تا 3 مرتبه افزایش دهد.
در سخنرانی DAC است، دامنه خاص نه تنها محدود DS معماری، روسای نیز توسط یک نرم افزار سرعت در حال پیشرفت و سخت افزار بر زبان DS پشت سر هم، و به زودی، در DSA و DSL در طراحی مشترک (سخت افزار / نرم افزار codesign) عصر جدید IT -
CS (نرم افزار) و EE (سخت افزار) یکی هستند.
این به نظر می رسد که این بهار و پاییز رویای هنوز بسیار دور است، اما 10 سال در این قرن طول نخواهد کشید.
تحت این دو روند، هر کسی که متد توسعه چابک را با هزینه های پایین NRE نگه می دارد، تبدیل به مدیر جدید در دوران پس از مور خواهد شد.
حکومت مردم، بیشتر توجه می کند
اولین احساس فوریت ممکن است این آژانس پروژههای تحقیقات پیشرفته دفاعی (آژانس پروژههای تحقیقات پیشرفته دفاعی، DARPA، امپریالیسم آمریکا بخشی از وزارت دفاع است). تا سال 2015، DARPA در ایجاد یک روش برای پروژه توسعه سریع از مدارات مجتمع مدار اجرای سریع تر در بازه های زمانی (CRAFT). در میان آنها، تاکید ویژه روش های طراحی شی گرا است، هیچ حس رفتن را از طریق دوران سخت افزار نرم افزار طراحی مهندسی از C به C ++ وجود دارد؟
در عصر سنتی ASIC، از شرح الگوریتم سنتی، توضیحات سخت افزار، RTL به لیست نت به طرح فرآیند متعارف (بازخورد در هر مرحله باید تأیید شود) ایده شکسته خواهد شد، روش غذا به جلو شی گرا شد، از طراحی به طرح ممکن است تنها چند روز یا حتی ساعت طول بکشد.
یکی از این پروژه محصولات خلاقیت ترین نماینده های سبوس (همچنین CHISEL2 / FIRRTL)، RISC-V ستاره عصر جدید است.
مفهوم حفاری تا اجرا، کاملا نشان دهنده قصد اصلی از توسعه سریع. قابل توجه است که حفاری، جدا از طبیعت و از HLS، بتن و ملموس حفاری منجر به موج توسعه سخت افزار چالاک.
علاوه بر دانشگاه ها، تحت فکر شرکت های مختلف بزرگ نیز به طور جدی پیگیری پروژه های صنایع دستی، مانند NVDIA از DAC 2018 ارائه نسل جدیدی از مقیاس کوچک جاسازی شده تراشه AI، که با استفاده از HLS فرایند طراحی و پیاده سازی طراحی شی گرا و تایید از کل تراشه، مجموعه ای از SystemC و Chisel سنت طراحی سنتی طراحی سه سال گذشته را به سه ماه کاهش می دهد.
2017، پروژه های صنایع دستی در بالا رونده، دارپا به علاوه متری، ساخته شده برنامه بهبود الکترونیک (الکترونیک تجدید حیات ابتکار، ERI)، در قانون مور تمرکز دارد، در صفحه سوم از این طرح را پیشنهاد میلیارد سطح در طراحی / معماری / مواد در سه جهت نمونه کارها دلار در جهت طراحی، DARPA پیشنهاد ERI هدف نهایی: مانند آمازون / به Jingdong / Taobao به همان تجربه طراحی تراشه، برای پر کردن سبد خرید، یک تراشه را (تنها) بازگردانده خواهند شد.
بر اساس CRAFT در، تاکید طراحی بخش ERI بیشتر بدون انسان در حلقه سیستم و منبع باز است. نحوه باز تعریف تولید مدار، در مدار خاص سفارشی (آنالوگ و سیگنال مخلوط، و غیره)، به جای سنتی کار فشرده مدل توسعه نوع، تبدیل به توسعه داده محور و هوشمند مدل یکپارچه:
در این فرایند، طراحی منبع باز یکی از مهم ترین بخش است، چرا که تنها تعداد کافی از منبع باز، به منظور ترویج حداکثر بهره وری نیروی کار در بخش عمده ای از اینترنت به نزاع امروز، قادر به اشغال یک مکان در میدان نبرد تراشه، گفت سیلیکون فکر می کنم منبع باز تبدیل به یک روند جدید در طراحی تراشه برنامه دارپا، در پایان این پروژه ERI، آی کل را می توان به نسخه های منبع باز پیدا شده است:
از این منظر، طرح از موسسات تحقیقاتی افراد دیگر در این زمینه کاملا پیشرفته، بلکه تحت یک شطرنج کامل بزرگ است و ما، حباب است که هنوز هم در هوش مصنوعی در اطراف کور.
آنالوگ / RF / مخلوط سیگنال، بسیاری نمی توانند
به طور سنتی، دانش ما از منبع باز، چالاک و برای روش مدار دیجیتال شبیه سازی طرح (مدار های سفارشی سنتی) مدار برای یادگیری و بدون هیچ تغییری بزرگ طراحی شده است. با این حال، این دیدگاه به نظر می رسد به یک محیط به چالش کشیدن.
تیم دانشگاه برکلی BWRC در حفاری طراحی، بلکه طراحی یک نسخه شبیه سازی شده از سبوس - معروفی نظیر Berkely ژنراتور آنالوگ (BAG)، در CHISEL2 BAG2 منتشر شده نیز در سال 2018 در CICC منتشر شد، BAG2 انتشار تحقیقات خود. نتایج - پس متقابل، تولید مدار آنالوگ که در آن بیان لایه از ماژول های مختلف دوباره تعریف (نمایش میانی، IR، این کلمه یک زبان کامپایل شده، در حال حاضر در طراحی مدار آنالوگ استفاده می شود) بسته به PDK روند به طور خودکار لیست نت تولید و طرح، تنها خطا DRC / LVS رایگان، و نه با عملکرد ضعیف. BAG2 در جهان، تا زمانی که شما پایتون، شما می توانید یک GDS را طراحی کنند. جزئیات به DAC 2018 جلسه 41.2 مراجعه کنید، و CICC 2018 15.2.
در این DAC، ژنراتور شبیه به مدارات آنالوگ / RF، غرق، و شرکت های نرم افزاری، از جمله AIDAsoftware از پرتغال (با همکاری دانشگاه ماکائو) می باشد.
فقط فکر کنید، در آینده یک روز، این شرکت طراحی تراشه آسمانی است که هنوز هم در وقت اضافه نوسان کامل است، در گوشه ای از یک عملکرد مشغول به تصویب نمی Hangchihangchi، کارگر غیر ماهر قلمرو حتی بیشتر در طول شب، در حالی که در سراسر طرح اقیانوس آرام، این بهینه سازی رایگان در سرور است، بدون انسان در حلقه.
شاید برای سال ژنراتور مداوم طراحی EDA در گذشته مطرح شده است، پس از آن نادیده گرفته، پس از آن پیشنهاد نادیده گرفت. با این حال، در پایان قانون مور امروز، امروز در زمینه های خاص Daxing جاده، در بازار همچنان به تقسیم کرد امروز، رسمی رسمی طراحی SoC واقعی بهار.