촬영 목적이 아닌 하드웨어 디자인은 불량품입니까?
기조 DAC 우리는 네 튜링 상 족장 --David 패터슨을 부업의 도착도보고, 그는 더블 치즈 (병음 : ruo4) 리튬 (병음 : zhuo2가), 영원한 주제에 대해 이야기 ( 1 년 전 실리콘은 그것이 RISC-V와 DSA라는 컴퓨터 프로그래밍 전문가 인 Patterson과 Hennessy의 연설문의 주제라고 말했다.
그러나, 책임을 큰 형님으로, 패터슨은 ISSCC 이야기에 비교 하였다 (동영상 URL : https://youtu.be/NZS2TtWcutc이, 오, 나는 벽을 통해 기억) 더 많은 돈을 지불하는 등 보안의 관점에서 스펙터 모두 이후에 발생하는 등 새로운 콘텐츠를 많이, 아키텍처에 대한 반성. 그러나 Xiaobian은 다른 두 가지 점이 탁월하다고 생각합니다.
이 칩 설계는 거의 사라졌다 그래서 (1) 무어의 진정한 승리는 오늘, 집적 회로 제조 비용과 낮은 진입 장벽은 빠르게조차없는 경우 28 나노로, 단가의 1 × 1 mm의 65 나노 디자인은 $ 5K에 떨어졌다, 이제. 포화 20,000 개의 나이프 다음 그림은 TSMC (2mm x 2mm, 28nm는 1.6mm x 1.6mm, 유로 단위는 Google이 될 수 있음)의 각 노드에 대한 실리콘 2016의 인용입니다.
이것은 이미 북미 실리콘 근로자 및 농민의 1 개월 임금 (세금 후)에 도달했으며 RISCV 및 NVDLA와 함께 유통 될 수 있습니다.
(대학은 칩 구매 계획을 수립하기 어려운 브로커 흐름의 1x1? MOSIS 북미와 뮤즈, '무어 별'대학 프로그램 하늘의가 아닌 경우)
사실은 그 제조의 제조 비용의 안정적 발전에 비해 더 높은 테이프 걸립니다이며, EDA 소프트웨어 / 설계 검증 / 백엔드 구현 비용 지수가 증가했다. 업계에 이러한 비용은 NRE (비 반복적 인 엔지니어링라고 , 일회성 프로젝트 비용).
또한, 최고 건축가 SiFive 교수 UCB, 회장 RISCV 재단 Krste Asanovic 무어 정리는, 트랜지스터 감소에 비해 단위당 생산 비용, NRE 떨어지는 것이 아니라 트랜지스터 입력을 달성하기 위해 개정되어야한다 생각합니다. (DAC 2018, 세션 59)
(2) 무어의 법칙의 본질 중지와 함께 (당신이 애플 화웨이, 10nm의 또는하지 않는 한 기본적으로. 현실은, 사실, 많은 대학이 노드 65분의 40에 중지되는 예배 할 수 이하), 플러스 어두운 실리콘의 상한의 힘, Domain Specific (DS) 디자인은 돌이킬 수없는 추세이며 결국 전용 설계로 효율성을 2 ~ 3 배 증가시킬 수 있습니다.
이 DAC 연설에서 Domain Specific은 DS Architecture에 국한되지 않고 DSA 및 DSL에서 하드웨어 / 소프트웨어 코드 세트를 통해 신속하게 DS 언어의 버스트를 강조합니다. IT의 새로운 시대 -
CS (소프트웨어)와 EE (하드웨어)가 있습니다.
이 봄과 가을 꿈은 여전히 아주 먼 것 같지만 금세기의 10 년은 그리 길지 않을 것입니다.
이 두 가지 추세에 따라 낮은 NRE 비용으로 민첩한 개발 방법론을 보유한 사람은 무어 이후 법 시대의 새로운 대 군주가됩니다.
더 많은 관심을 기울이는 인민 정부
긴급 이른 감이 될 수있는 미국 방위 고등 연구 계획국 (방위 고등 연구 계획국, DARPA, 미 제국주의는 국방부의 일부입니다). 2015 년, 회로 집적 회로의 애자일 개발 프로젝트를위한 방법론의 설립에 DARPA 빠른 시간 척도 (CRAFT)에서 실현. 그 중 특별한 강조는 C ++로 C에서 하드웨어 설계 엔지니어링 소프트웨어의 시대를 겪고 아무 의미가없는, 객체 지향 설계 방법론인가?
기존의 ASIC 시대에, 기존의 알고리즘 설명에서, 하드웨어 설명, RTL는 생각이 깨진 것 (확인해야하는 각 단계에서 피드백) 기존의 프로세스 레이아웃 넷리스트에, 객체 지향 피드 포워드 방법은,되었다에서 레이아웃을 디자인하는 데 며칠 또는 몇 시간이 걸릴 수 있습니다.
CRAFT 프로젝트에서 가장 대표적인 제품 중 하나는 RISC-V 시대의 새로운 스타 인 CHISEL (및 CHISEL2 / FIRRTL)입니다.
구현에 드릴링 개념은 완벽하게 애자일 개발의 원래 의도를 반영한다. 시추, 민첩한 하드웨어 개발의 물결을 이끌 자연에서와 HLS, 콘크리트와 유형 드릴링 분리 주목할 만하다.
대학 외에도 다양한 생각 대기업하에 적극적 같은 DAC 2018 NVDIA 전체 칩의 객체 지향 디자인 구현 및 검증 HLS 설계 프로세스를 사용 AI 칩 내장 소규모의 새로운 세대를 선물로 CRAFT 프로젝트, 후속되는 SystemC와 Chisel의 수집은 지난 3 년간의 전통적인 디자인 개발주기를 3 개월로 단축합니다.
구세대에서 2017, 공예 프로젝트는 DARPA 플러스 야드, 만든 전자 복구 계획 (전자 재기 이니셔티브, ERI)는 무어의 법칙에 초점을 맞추고,이 계획의 세 번째 페이지는 세 방향에서 / 재료 설계 / 아키텍처 억 수준을 제안 디자인 방향 달러의 포트폴리오는 DARPA는 ERI 궁극적 인 목표를 제안 : 아마존 / Jingdong / Taobao의 같은 동일한 칩 설계 경험, 쇼핑 카트, 화장 (단일) 칩이 집으로 발송됩니다를 채우기 위해.
디자인 부 ERI 더 강조에 선박의 기초에는 인 - 루프 - 인간 오픈 소스 시스템. 매너 대신 전통적인 노동 집약적으로, 특정 사용자 회로 (아날로그, 혼합 신호, 등)에서, 발생 회로 재정의 데이터 및 인텔리전스에 의한 포괄적 인 모델로 이동하는 개발 모델 :
이 과정에서 오픈 소스 디자인은 가장 중요한 측면 중 하나입니다. 오픈 소스만으로 노동력의 효율성을 높일 수 있기 때문입니다. 오늘날의 인터넷에서는 전장이 칩 전장의 한 곳을 차지할 수 있어야합니다. 실리콘은 오픈 소스가 칩 설계의 새로운 트렌드가되었다고 말하면서 DARPA는 ERI 프로젝트가 끝날 무렵에 다음과 같은 총 IP가 오픈 소스 버전을 찾을 수있을 것이라고 밝혔다.
이러한 관점에서,이 분야에서 다른 사람의 연구 기관의 레이아웃은 매우 고급뿐만 아니라 전체 대형 체스 중입니다. 그리고 우리는, 거품 장님의 주위에 인공 지능에 아직도있다.
아날로그 / RF / 혼합 신호,
전통적으로 우리의 오픈 소스와 민첩한 디자인은 모두 디지털 지향적인데, 아날로그 (전통적인 커스텀 회로) 회로의 설계 방법론은 크게 변하지 않았습니다.
BAG2 연구를 게시, 버클리 아날로그 생성기 (BAG)의 CHISEL2 BAG2에 발표 또한 CICC에 2018 년에 발표 - 또한 UC 버클리 BWRC의 설계 CHISEL의 팀,하지만 치즐의 시뮬레이션 버전을 설계했습니다. 결과 - 가교 처리는 공정 PDK에 따라 식 (중간체 표현, IR은,이 단어는 현재 아날로그 회로 설계에서 사용되는 컴파일 된 언어이다) 다른 모듈 레이어 재정의하는 아날로그 회로를 생성 한 후 자동으로 네트리스트 생성 및 레이아웃 만 DRC / LVS 오류 무료,도 성능 저하와 함께. BAG2을 세계에, 한, 당신은 GDS를 디자인 할 수 있습니다 파이썬한다. 자세한 사항은 DAC 2018 세션 41.2을 참조하고, CICC 2018 15.2.
이 DAC에서 아날로그 / RF 회로, 압도, 그리고 (마카오의 대학과 협력) 포르투갈 AIDAsoftware을 포함하여 소프트웨어 회사와 유사한 발전기입니다.
다만, 비 숙련 노동자가, 밤을 통해 더 많은 지역입니다 바쁜 성능 Hangchihangchi를 코너를 통과하지하기 위해, 앞으로 하루에, 하늘의 칩 설계 회사, 풀 스윙 초과 여전히 생각 태평양 레이아웃에 걸쳐있는 동안, 그것은 서버, 루프에서 어떤 인간에 최적화 무료입니다.
아마도 EDA 설계의 연속 발전기 년 동안 과거에 제안되었다, 그 다음은. 그러나, 시장에서 특별한 대흥 도로의 분야에서 무어의 법칙의 끝 오늘, 오늘,에서 분할 할 이상 무시 계속 제안 된 후, 무시 오늘날 공식적인 민첩한 디자인 SoC가 현실적입니다.