撮影目的ではないハードウェア設計は不正ですか？
リー（ピンイン：zhuo2）永遠の話題について話しました、（：我々はチューリング賞首長--Davidパターソンを副業4の到着にも見て、彼はダブルチーズ（RuO 4ピンイン）基調DAC 1年前に、シリコンは、RISC-VとDSA！Computer ArchitectureのGuru PattersonとHennessyのスピーチ・レコードというトークの話題だと言った）
しかし、責任ある兄として、パターソンは、ISSCCの話と比較した（動画URL：https://youtu.be/NZS2TtWcutcは、ああ、私は壁の上に覚えている）以上を支払うために、このようなセキュリティの観点からスペクターの皆の後のイベントとして、新たなコンテンツの多くは、しかし、Xiaobianは他の2つの点が特に顕著であると感じています。
（1）ムーアの本当の勝利今日、集積回路の製造コストおよびエントリへの低障壁が急速に飽和しているチップ設計はほとんど今。消えたので、単価の1x1のミリメートルの65nmプロセスの設計はさえないの28nmの場合、$ 5Kまで低下しています次の写真はTSMC（2mm x 2mm、28nmは1.6mm x 1.6mm、ユーロの単位はGoogle）の各ノードのエシリコン2016の引用です。
これは既に北米のシリコン労働者と農民の1ヶ月分の給与（税引後）に達しており、RISCVとNVDLAを流通することができます。
（ここで、ブローカー・フロー・1x1の？MOSIS北米やミューズ、「ムーアスター」大学のプログラムは天国があり、大学はチップの購入計画を作ることは難しいことではありません）
事実は、それが製造業の製造コストの安定的な発展に比べ、高く高くテープ、EDAソフトウェア/設計検証/バックエンドの実装コスト指数が増加しているかかります。業界にこれらの費用はNRE（非反復性のエンジニアリングと呼ばれています、ワンタイムプロジェクト費用）。
また、チーフアーキテクトSiFive教授UCB、議長RISCV財団Krste Asanovicが考える、ムーア定理は、トランジスタの減少よりも単位当たりの製造コストを修正する必要があり、落下NREむしろトランジスタ入力を達成する。（DAC 2018、セッション59）
（2）（あなたがAppleのHuawei社ある場合を除き、10nmの以下は基本的に礼拝することができます。現実には、実際には、多くの大学がこのノード65分の40上で停止している場合）を停止するムーアの法則の本質では、プラスダークシリコンの上限のパワー、結局のところ、Domain Specific（DS）設計は不可逆的な傾向であり、結局専用設計は効率を2〜3桁増加させることができます。
このDACスピーチでは、Domain SpecificはDSアーキテクチャに限定されず、ハードウェア/ソフトウェアのコードラインを介して、DSAおよびDSLでDS言語のバーストを迅速に強調しますITの新しい時代 -
CS（ソフトウェア）とEE（ハードウェア）は1つです。
この春と秋の夢のような音はまだ遠いですが、今世紀の10年はあまり長くはありません。
この2つの傾向の下で、NREのコストが低いアジャイル開発手法を保有する者は、ムーアの法則の時代の新しい大陸になるでしょう。
人民政府、もっと注意を払う
これは米国の国防高等研究計画庁（国防高等研究計画局、DARPA、アメリカ帝国主義は、国防総省の一部である）とすることができる。2015年に、DARPAの方法論の確立に集積回路回路のアジャイル開発プロジェクトのために緊急性の最も初期の感覚より速いタイムスケールでの実現（CRAFT）。その中でも、オブジェクト指向設計手法が特に強調されています。ハードウェア設計は、CからC ++へのソフトウェア工学の時代を経験していますか？
伝統的なASICの時代には、アルゴリズム記述、ハードウェア記述、レイアウトへの回路ネットリストへのRTL（各段階でフィードバック検証があります）という従来のアイデアが崩壊し、オブジェクト指向のフィードフォワード方法論になります。レイアウトを設計するのに数日か数時間かかることがあります。
CRAFTプロジェクトの最も代表的な製品の1つは、RISC-V時代の新しいスターであるCHISEL（およびCHISEL2 / FIRRTL）です。
実装にチゼルのコンセプトは、完全にアジャイル開発の本来の意図を反映している。自然からとHLSとは別のCHISEL、コンクリートおよび有形チゼルは、柔軟なハードウェア開発の波を導くことは注目に値します。
大学に加えて、様々な思考の大企業の下でも積極的なDAC 2018のNVDIAとしてCRAFTプロジェクトを、フォローアップされ、チップ全体のオブジェクト指向設計の実装と検証のHLSの設計プロセスを使用して小規模な組み込みAIチップの新世代を発表SystemCとChiselのコレクションは、過去3年間の伝統的な設計開発サイクルを3ヶ月に短縮します。
日の出の勢いで2017年、CRAFTプロジェクトは、DARPAプラスヤード、作られた電子復旧計画（電子復活イニシアティブ、ERI）は、ムーアの法則に焦点を当て、この計画の3ページ目には三の方向に/材料を設計/アーキテクチャの十億のレベルを提案していますデザインの方向でのドルのポートフォリオ、DARPAは、ERI究極の目標提案：ショッピングカートを埋めるために、同じチップ設計の経験にアマゾン/ Jingdongは/淘宝網などを、メイク（シングル）チップは、家庭送信されます。
デザイン部分ERI、上のクラフトより重視無ヒト・イン・ザ・ループおよびオープンソース・システムに基づく。マナーではなく、伝統的な労働集約型の、（等アナログおよび混合信号）回路、特にカスタム回路を生成する再定義しました開発モデルは、データとインテリジェンスによって推進される包括的なモデルに向かっています。
オープンソースの唯一の十分な数が、今日争いにインターネットのバルクにおける労働力の最大効率を促進するために、チップの戦場で場所を占有できるようにするため、このプロセスでは、オープンソースのデザインは、最も重要な部分の一つでありますシリコンは、オープンソースがチップ設計の新しい流れになったと述べています.DARPA計画は、ERIプロジェクトの最後に、以下の全IPがオープンソースバージョンを見つけることができます：
このような観点から、この分野では他の人の研究機関のレイアウトは非常に高度でなく、完全な特大チェスの下にある。そして、私たちは、バブルが盲目の周りの人工知能のままです。
アナログ/ RF /ミックスドシグナル
伝統的に、アジャイルとデジタル回路設計のシミュレーション方法（伝統的なカスタム回路）を学習するための回路とは大きな変化のために設計されているオープンソースの我々の知識は、。しかし、この見方は厳しい環境を持っているようです。
デザインCHISELでUCバークレー校BWRCチームが、また、CHISELのシミュレートされたバージョンに設計 - バークレーアナログ・ジェネレータ（BAG）、CHISEL2 BAG2に発表されたが、また、CICCに2018年にリリースされ、BAG2は、自分の研究を公開します。結果 - クロスプロセスは、プロセスPDKに応じて（中間表現、IR、この言葉は、現在アナログ回路設計で使用されるコンパイル言語である）異なるモジュールの層を再定義発現がアナログ回路を生成した後自動的詳細はDAC 2018のセッション41.2を参照してください。限り、あなたはPythonなど、あなたがGDSを設計することができ、世界でBAG2。ネットリストやレイアウト、唯一のDRC / LVSエラー無料、またパフォーマンスの低下を発生し、 CICC 2018 15.2。
このDACでは、ポルトガルのAIDAsoftware Software Inc.（マカオ大学と協力して）を含む、同様のアナログ/ RF回路発生器が圧倒的です。
ただ、今後の一日で、天国のチップ設計会社は忙しいパフォーマンスHangchihangchiのコーナーを通過しないようにするために、フルスイング残業で残っている、と思いますが、未熟練労働者の太平洋レイアウト全体ながら、夜を通してさらに多くの領土ですそれはサーバで自由に最適化され、ループ内に人はいません。
おそらく、EDA設計の連続発電の年間の後、提案長く無視される。しかし、ムーアの法則の終わり、今日では、今日の特別な大興道路の分野では、市場に細分化され続け、その後、無視、過去に提案されています今日、公式のアジャイルデザインSoCは本物の春です。