La progettazione hardware che non ha lo scopo di filmare è una canaglia?
Il keynote DAC vediamo anche l'arrivo di quattro moonlighting Turing Award capi --David Patterson, e lui doppio formaggio (Pinyin: RuO4) Li (Pinyin: zhuo2) ha parlato del tema eterno, ( Un anno fa, Silicon ha detto che si trattava di un argomento di discussione: RISC-V e DSA! Computer Architecture Guru Patterson e il discografico di Hennessy)
Tuttavia, come un fratello maggiore responsabile, Patterson è stato confrontato con il discorso ISSCC (video URL: https://youtu.be/NZS2TtWcutc, oh mi ricordo oltre il muro) a pagare di più un sacco di nuovi contenuti, come ad esempio gli eventi successivi Spectre tutti, dal punto di vista della sicurezza Riflessione sull'architettura, tuttavia, Xiaobian ritiene che gli altri due punti siano molto importanti:
(1) di Moore vero e proprio trionfo di oggi, i costi di produzione di circuiti integrati e ridurre le barriere all'ingresso rapidamente saturati in modo che il design di chip quasi scomparso. Ora, 1x1 mm a 65 nm progettazione del prezzo unitario è sceso a $ 5K, anche se non a 28nm 20000 coltello. la figura è eSilicon 2016 Nian offerta su ciascun nodo di TSMC (2mm x 2mm, 28nm 1,6 mm x 1,6 mm unità della euro, per essere Google)
Questo lavoro è venuto a Nord America, stipendio cantieri silicio agricoltura del mese (dopo le tasse oh) sarà in grado di trasmettere un decennio con RISCV e NVDLA di costosi? Sciocchezze registrato il ~
(Se il 1x1 flusso broker? MOSIS Nord America e Muse, ci sono celeste programma universitario 'Moore Star', college non è difficile fare un piano di chip buy)
Il fatto è, ci vuole registrato più in alto, rispetto allo sviluppo stabile del costo di fabbricazione della produzione, EDA validazione software / progettazione / back-end indice del costo attuazione è aumentato. Questi costi per l'industria chiamati NRE (ingegneria non ricorrenti , costi di progetto una tantum).
Inoltre, capo architetto SiFive Professor UCB, Presidente RISCV Foundation Krste Asanovic pensare, Moore Teorema dovrebbe essere modificata, il costo di produzione per unità rispetto alla diminuzione transistore, cadendo NRE ma piuttosto per ottenere un ingresso transistor. (DAC 2018, sessione 59)
(2) Con l'essenza della Legge di Moore per fermare (se non si è di Apple Huawei, 10nm o meno può sostanzialmente adorare. La realtà è, infatti, molte università hanno smesso su questo nodo 40/65), oltre alla potenza del limite superiore del silicio scuro, dominio-specifica (dominio specifico, DS) il design è già marea irreversibile. dopo tutto, il design speciale può facilmente migliorare l'efficienza di 2-3 ordini di grandezza.
Nel discorso del DAC, Domain Specific non solo ha limitato DS Architettura, capi anche sottolineato la lingua DS scoppiare, e presto, nel DSA e DSL in progettazione collaborativa (Hardware / Sofware codesign) da un software rapido avanzamento e hardware Una nuova era dell'IT -
CS (software) ed EE (hardware) sono uno.
Sembra che questo sogno primaverile e autunnale sia ancora molto lontano, ma 10 anni in questo secolo non saranno troppo lunghi.
In queste due tendenze, il primo a tenere il basso costo NRE delle metodologie di sviluppo agile, chi diventerà il nuovo re dopo era la legge di Moore.
Il governo popolare, prestando più attenzione
Il primo senso di urgenza questa potrebbe essere la US Defense Advanced Research Projects Agency (Defense Advanced Research Projects Agency, DARPA, l'imperialismo degli Stati Uniti fa parte del Dipartimento della Difesa). Entro il 2015, DARPA sulla creazione di una metodologia di progetto di sviluppo agile di circuiti integrati Circuito realizzazione a I tempi più rapidi (CRAFT). Tra questi, particolare enfasi è metodologia di progettazione orientata agli oggetti, non c'è alcun senso passare attraverso l'era del software di progettazione ingegneria hardware da C a C ++?
Nell'era tradizionale ASIC, dalla tradizionale descrizione algoritmica, descrizione hardware, RTL netlist al layout processo convenzionale (feedback in ciascuna fase deve essere verificata) idea sarà rotto, divenne la metodologia feed-forward orientato agli oggetti, da La progettazione del layout può richiedere solo alcuni giorni o addirittura ore.
Uno dei progetti più rappresentativi prodotti artigianali è SCALPELLO (anche CHISEL2 / FIRRTL), RISC-V nuova era stella.
Scalpello concept alla realizzazione, rispecchia perfettamente l'intenzione originale di sviluppo agile. È interessante notare che scalpello, separato dalla natura e dalla HLS, concreto e tangibile scalpello guidare l'onda di sviluppo hardware agile.
Oltre alle università, sotto varie pensiero grandi aziende stanno attivamente seguire progetti CRAFT, come NVDIA di DAC 2018 presenta una nuova generazione della piccola incorporato chip di AI, che utilizza HLS processo di progettazione di attuazione progetto orientato agli oggetti e verifica dell'intero circuito integrato, La collezione di SystemC e Chisel accorcia il ciclo di sviluppo del design tradizionale degli ultimi tre anni a tre mesi.
2017, progetti CRAFT in ascesa, DARPA più cantieri, fatto piano di recupero di elettronica (Electronic Resurgence Initiative, ERI), si concentra sulla Legge di Moore, la terza pagina di questo piano sono proposti miliardi di livello nel design / architettura / materiali in tre direzioni portafoglio del dollaro nella direzione di disegno, DARPA ha proposto ERI obiettivo finale: come l'Amazzonia / Jingdong / Taobao per la stessa esperienza di progettazione di chip, per riempire un carrello della spesa, un make (singolo) chip sarà mandato a casa.
Sulla base di CRAFT su, Design parte ERI maggiore enfasi n-uomo-in-the-loop sistema e open-source. Modalità ridefinito circuito di generazione, in particolare circuiti personalizzati (segnale analogico e misto, ecc), al posto del tradizionale alta intensità di lavoro tipo di modello di sviluppo, rivolto alla sviluppo di dati-driven e intelligente modello integrato:
In questo processo, il progetto open-source è una delle parte più critica, perché solo un numero sufficiente di open source, al fine di promuovere la massima efficienza del lavoro nella maggior parte di Internet nella mischia oggi, per essere in grado di occupare un posto sul campo di battaglia di chip, detto silicio pensare open source diventa una nuova tendenza nella progettazione dei chip programma DARPA, alla fine del progetto ERI, il totale IP può essere trovato per la versione open source:
Da questo punto di vista, il layout di istituti di ricerca di altre persone in questo campo è abbastanza avanzato, ma anche sotto uno scacchi sovradimensionato pieno. E noi, la bolla è ancora nel campo dell'intelligenza artificiale intorno cieco.
/ A segnale misto analogico RF /, un lotto non può
Tradizionalmente, la nostra conoscenza di open source, agile e sono progettati per circuiti digitali metodi di simulazione di progettazione di circuiti (circuito personalizzato tradizionale) per imparare e senza grandi cambiamenti. Tuttavia, questo punto di vista sembra avere un ambiente stimolante.
squadra UC Berkeley BWRC nel CHISEL design, ma anche progettato una versione simulata dello scalpello - Berkely analogico Generator (BAG), pubblicato nella CHISEL2 BAG2 rilasciato anche nel 2018 sul CICC, BAG2 pubblicare le loro ricerche. risultati - dopo trasversale processo genera un circuito analogico in cui l'espressione strati di diversi moduli ridefinito (rappresentazione intermedia, IR, questa parola è un linguaggio compilato, ora utilizzato nella progettazione di circuiti analogici) a seconda del processo PDK generato automaticamente netlist e il layout, unico errore RDC / LVS libera, nè con scarso rendimento. BAG2 nel mondo, fino a quando si python, è possibile progettare un GDS. informazioni si riferiscono al DAC 2018 sessione di 41.2, e CICC 2018 15.2.
Su questo DAC, generatori simili ai circuiti analogici / RF, sopraffatto, e società di software, tra cui AIDAsoftware dal Portogallo (in collaborazione con l'Università di Macao) sono.
Basti pensare, in futuro, un giorno, la società di progettazione di chip celeste è ancora in pieno gli straordinari svolgimento, al fine di non superare l'angolo di una performance intensa Hangchihangchi, manovale sono ancora più territorio per tutta la notte, mentre in tutto il layout del Pacifico, È l'ottimizzazione gratuita nel server, nessun essere umano nel ciclo.
Forse per anni di generatore continuo di progettazione EDA sono stati proposti in passato, poi ignorato, allora la proposta di più essere ignorato. Tuttavia, alla fine della Legge di Moore oggi, oggi nel campo della speciale Daxing Road, nel mercato continuano ad essere suddiviso Oggi, il design agile ufficiale SoC vera primavera.