टेप प्रयोजन के लिए हार्डवेयर डिजाइन डराने-धमकाने है नहीं?
मुख्य वक्ता के रूप डीएसी हम चार moonlighting टूरिंग अवार्ड प्रमुखों डेविड पैटरसन के आगमन में भी देखते हैं, और वह डबल पनीर (पिनयिन: ruo4) ली (पिनयिन: zhuo2), अनन्त विषय के बारे में बात ( एक साल पहले सिलिकॉन कहा जा करने के लिए इस बात :! RISC-वी DSA कंप्यूटर वास्तुकला और मास्टर पैटरसन और हेनेसी व्याख्यान रिकॉर्ड) का विषय है
हालांकि, एक जिम्मेदार बड़े भाई के रूप में, पैटरसन ISSCC बात की तुलना में किया गया था (वीडियो URL: https://youtu.be/NZS2TtWcutc, ओह मैं दीवार के ऊपर याद) और अधिक भुगतान के लिए इस तरह देखने की सुरक्षा बिंदु से स्पेक्टर हर किसी के बाद की घटनाओं के रूप में नई सामग्री का एक बहुत, । कुछ विचार वास्तुकला पर, तथापि, जिओ बियान लगता है एक और दो अतिरिक्त मुख्य आकर्षण:
(1) मूर की असली विजय आज, एकीकृत सर्किट निर्माण लागत और प्रवेश के लिए कम बाधाओं तेजी से संतृप्त ताकि चिप डिजाइन लगभग गायब हो गया। अब, इकाई मूल्य का 1x1 मिमी 65nm डिजाइन $ 5K को गिरा दिया गया है, यहां तक कि नहीं करता है, तो 28nm करने के लिए 20000 चाकू। आंकड़ा TSMC के दशक में प्रत्येक नोड पर esilicon 2016 Nian प्रस्ताव है (2 मिमी x 2 मिमी, 28nm 1.6mm एक्स 1.6mm, यूरो की इकाइयों, गूगल हो रहा है)
इस काम के उत्तरी अमेरिका के लिए आ गया है, सिलिकॉन गज की दूरी पर कृषि महीने का वेतन (कर ओह के बाद) RISCV और टेप महंगा? बकवास की NVDLA साथ एक दशक स्ट्रीम करने के लिए सक्षम हो जाएगा ~
(कहाँ दलाल प्रवाह 1x1? MOSIS उत्तरी अमेरिका और विचार, वहाँ स्वर्गीय हैं 'मूर स्टार' विश्वविद्यालय कार्यक्रम, कॉलेज नहीं मुश्किल एक चिप खरीद योजना बनाने के लिए है)
तथ्य यह है कि यह टेप लेता है उच्च और उच्च, निर्माण की उत्पादन लागत के स्थिर विकास की तुलना में, EDA सॉफ्टवेयर / डिजाइन सत्यापन / बैक-एंड कार्यान्वयन लागत सूचकांक बढ़ गया है। उद्योग के लिए इन लागत एनआरई (गैर आवर्ती इंजीनियरिंग कहा जाता है , एक बार परियोजना लागत)।
इसके अलावा, मुख्य वास्तुकार SiFive प्रोफेसर यूसीबी के अध्यक्ष RISCV फाउंडेशन Krste Asanovic लगता है, मूर प्रमेय संशोधन होना चाहिए, ट्रांजिस्टर कमी से प्रति यूनिट उत्पादन लागत, एनआरई गिरने बल्कि एक ट्रांजिस्टर इनपुट प्राप्त करने के लिए। (डीएसी 2018, सत्र 59)
(2) के साथ मूर की विधि का सार को रोकने के लिए (जब तक आप एप्पल Huawei, 10nm या कम मूल रूप से पूजा कर सकते हैं। वास्तविकता है, वास्तव में, कई विश्वविद्यालयों इस नोड 40/65 पर बंद कर दिया है), के साथ साथ अंधेरे सिलिकॉन की ऊपरी सीमा की शक्ति है, डोमेन विशिष्ट (डीएस) डिज़ाइन एक अपरिवर्तनीय प्रवृत्ति है। आखिरकार, समर्पित डिज़ाइन परिमाण के 2 से 3 ऑर्डर द्वारा दक्षता को आसानी से बढ़ा सकता है।
इस डीएसी भाषण में, डोमेन विशिष्ट डीएस आर्किटेक्चर तक ही सीमित नहीं है, बल्कि डीएसए और डीएसएल में डीएस भाषा के विस्फोट पर जोर देता है, हार्डवेयर / सोफवेयर कोडिंग के माध्यम से आईटी का एक नया युग -
सीएस (सॉफ्टवेयर) और ईई (हार्डवेयर) एक हैं।
ऐसा लगता है कि इस वसंत और शरद ऋतु का सपना अभी भी बहुत दूर है, लेकिन इस शताब्दी में 10 साल बहुत लंबा नहीं होगा।
इन दो प्रवृत्तियों के तहत, जो भी कम एनआरई लागत के साथ चुस्त विकास पद्धति रखता है वह मूर के कानून युग के बाद नया अधिग्रहण बन जाएगा।
लोगों की सरकार, अधिक ध्यान दे रही है
तात्कालिकता की जल्द से जल्द भावना इस हो सकता है अमेरिकी रक्षा एडवांस्ड रिसर्च प्रोजेक्ट्स एजेंसी (रक्षा एडवांस्ड रिसर्च प्रोजेक्ट्स एजेंसी, DARPA, अमेरिका साम्राज्यवाद रक्षा विभाग का हिस्सा है)। 2015 तक एकीकृत सर्किट के सर्किट तीव्र विकास परियोजना के लिए एक पद्धति की स्थापना पर DARPA तेजी से timescales (क्राफ्ट) पर बोध। उन के बीच में, विशेष जोर वस्तु उन्मुख डिजाइन पद्धति कोई मतलब नहीं सी ++ सी से हार्डवेयर डिजाइन इंजीनियरिंग सॉफ्टवेयर के युग से गुजर रही है है?
परंपरागत एएसआईसी युग में, पारंपरिक एल्गोरिथम वर्णन से, हार्डवेयर वर्णन, RTL पारंपरिक प्रक्रिया लेआउट (प्रत्येक चरण में प्रतिक्रिया सत्यापित किया जाना चाहिए) विचार ध्वस्त किया जा सकता करने के लिए netlist करने के लिए, वस्तु उन्मुख फ़ीड आगे कार्यप्रणाली बन गया से लेआउट में डिजाइन करने में केवल कुछ दिन लग सकते हैं, या यहां तक कि घंटे भी लग सकते हैं।
क्राफ्ट परियोजना के सबसे प्रतिनिधि उत्पादों में से एक CHISEL (और CHISEL2 / FIRRTL) है, जो आरआईएससी-वी युग में एक नया सितारा है।
कार्यान्वयन के लिए छेनी अवधारणा है, पूरी तरह से तीव्र विकास की मूल मंशा को दर्शाता है। यह उल्लेखनीय है कि छेनी, चुस्त हार्डवेयर विकास लहर नेतृत्व प्रकृति से और एचएलएस, ठोस और ठोस छेनी से अलग।
विश्वविद्यालयों के अलावा, विभिन्न सोच बड़ी कंपनियों के तहत भी सक्रिय रूप से ऊपर इस तरह के रूप डीएसी 2018 के NVDIA छोटे पैमाने पर एम्बेडेड ऐ चिप है, जो वस्तु उन्मुख डिजाइन कार्यान्वयन और पूरे चिप के सत्यापन के एचएलएस डिजाइन की प्रक्रिया का उपयोग करता है की एक नई पीढ़ी को पेश क्राफ्ट परियोजनाओं,, का पालन कर रहे हैं सिस्टमसी और चिज़ल का संग्रह पिछले तीन वर्षों के पारंपरिक डिजाइन विकास चक्र को तीन महीने तक छोटा कर देता है।
2017, आरोह में क्राफ्ट परियोजनाओं, DARPA प्लस गज की दूरी पर, बनाया इलेक्ट्रॉनिक्स सुधार योजना (इलेक्ट्रॉनिक पुनरुत्थान पहल, ERI), मूर की विधि पर केंद्रित है, इस योजना के तीसरे पेज तीन दिशाओं में प्रस्तावित हैं डिजाइन / वास्तुकला में अरब स्तर / सामग्री डिजाइन दिशा में डॉलर के पोर्टफोलियो, DARPA प्रस्तावित ERI अंतिम लक्ष्य: एक ही चिप डिजाइन अनुभव करने के लिए अमेज़न / Jingdong / Taobao की तरह, खरीदारी की टोकरी, एक मेकअप (एकल) चिप घर भेजा जाएगा भरने के लिए।
, डिजाइन हिस्सा ERI अधिक जोर पर क्राफ्ट के आधार पर कोई मानव-इन-लूप और खुला स्रोत प्रणाली। ढंग से, सर्किट पैदा नए सिरे से परिभाषित परंपरागत श्रम प्रधान के बजाय विशेष कस्टम सर्किट (एनालॉग और मिश्रित संकेत, आदि) में, प्रकार विकास मॉडल, डेटा के आधार पर और बुद्धिमान एकीकृत मॉडल के विकास में बदल गया:
इस प्रक्रिया में, खुला स्रोत डिजाइन सबसे महत्वपूर्ण हिस्सा में से एक है, क्योंकि केवल खुला स्रोत की पर्याप्त संख्या है, ताकि मैदान में आज इंटरनेट के थोक में श्रम की अधिकतम क्षमता को बढ़ावा देने के, चिप युद्ध के मैदान पर एक जगह पर कब्जा करने में सक्षम हो, है कहा सिलिकॉन लगता है खुला स्रोत चिप डिजाइन DARPA कार्यक्रम में एक नई प्रवृत्ति, ERI परियोजना के अंत में हो जाते हैं, कुल आईपी खुला स्रोत संस्करण के लिए पाया जा सकता है:
इस दृष्टिकोण से, इस क्षेत्र में अन्य लोगों के अनुसंधान संस्थानों के लेआउट काफी उन्नत, लेकिन यह भी एक पूर्ण बड़े शतरंज के अधीन है। और हम, बुलबुला अंधा चारों ओर कृत्रिम बुद्धि में अब भी है।
एनालॉग / आरएफ / मिश्रित-संकेत, एक बहुत नहीं कर सकते
परंपरागत रूप से, खुला स्रोत के हमारे ज्ञान, चुस्त और डिजिटल सर्किट डिजाइन अनुकरण तरीकों (पारंपरिक रिवाज सर्किट) सर्किट में जानने के लिए और कोई बड़ा परिवर्तन के लिए तैयार कर रहे हैं। हालांकि, इस दृश्य एक चुनौतीपूर्ण वातावरण है लगता है।
डिजाइन छेनी में यूसी बर्कले BWRC टीम, लेकिन यह भी छेनी के एक नकली संस्करण बनाया - CHISEL2 BAG2 में प्रकाशित Berkely एनालॉग जेनरेटर (बैग), भी CICC पर 2018 में जारी की है, BAG2 उनके शोध को प्रकाशित करें। परिणाम - के बाद पार प्रक्रिया प्रक्रिया PDK के आधार पर एक एनालॉग सर्किट जिसमें अभिव्यक्ति नए सिरे से परिभाषित विभिन्न मॉड्यूल की परतों (मध्यवर्ती प्रतिनिधित्व, आईआर, इस शब्द एक संकलित भाषा, अब एनालॉग सर्किट डिजाइन में उपयोग किया जाता है) उत्पन्न करता है स्वचालित रूप से दुनिया में netlist उत्पन्न और लेआउट, केवल डीआरसी / LVS त्रुटि मुक्त, और न ही खराब प्रदर्शन के साथ। BAG2, जब तक कि आप अजगर, आप एक जीडीएस डिज़ाइन कर सकते हैं। विवरण डीएसी 2018 सत्र 41.2 का उल्लेख है, और CICC 2018 15.2।
इस डीएसी पर, एनालॉग / आरएफ सर्किट, अभिभूत, और पुर्तगाल से AIDAsoftware (मकाओ विश्वविद्यालय के साथ सहयोग में) सहित सॉफ्टवेयर कंपनियों के लिए इसी तरह जनरेटर है।
बस लगता है कि आदेश में एक व्यस्त प्रदर्शन के कोने पारित नहीं करने के लिए Hangchihangchi, भविष्य एक ही दिन में, स्वर्गीय चिप डिजाइन कंपनी पूरे जोरों पर अतिरिक्त समय में अब भी है,, अकुशल मजदूर रात के माध्यम से भी अधिक क्षेत्र हैं, जबकि प्रशांत लेआउट भर में, यह सर्वर, पाश में कोई मानव में अनुकूलन के लिए स्वतंत्र है।
शायद EDA डिजाइन के निरंतर जनरेटर के वर्षों के लिए अतीत में प्रस्तावित किया गया है, तो ध्यान नहीं दिया, तो प्रस्तावित लंबे समय तक ध्यान नहीं दिया जा। बहरहाल, आज मूर की विधि के अंत में, विशेष Daxing रोड के क्षेत्र में आज, बाजार में कम से विभाजित किया जा करने के लिए जारी आज आधिकारिक SoC डिजाइन चपलता असली वसंत।