Hardware-Design, das nicht zum Zweck der Dreharbeiten ist ein Schurke?
Die Keynote DAC sehen wir auch in der Ankunft von vier Schwarzarbeit Turing Award Häuptlinge --David Patterson, und er doppelt Käse (Pinyin: RuO 4) Li (Pinyin: zhuo2) sprach über das ewige Thema, ( Vor einem Jahr sagte Silicon, dass es ein Gesprächsthema sei: RISC-V und DSA! Computer Architecture Guru Patterson und Hennessy Sprachrekord)
Doch als verantwortliche großer Bruder, wurde Patterson zum ISSCC Gespräch verglichen (Video URL: https://youtu.be/NZS2TtWcutc, oh ich über die Mauer erinnere) mehr zahlen eine Menge neuer Inhalte, wie Ereignisse nach Specter jedem aus der Sicht der Sicherheit Nachdenken über die Architektur, aber Xiaobian fühlt, dass die anderen beiden Punkte besonders hervorstechen:
(1) Moor echter Triumph heute, integriert Schaltung Herstellungskosten und niedrigere Eintrittsbarrieren gesättigt schnell, so dass Chip-Design fast verschwunden. Jetzt, 1x1 mm 65-nm-Design des Stückpreises auf $ 5K gesunken, wenn auch nicht in 28nm 20000 Messer. die Figur eSilicon 2016 Nian Angebot auf jedem Knoten in TSMC (2mm x 2mm, 28nm ist 1,6 mm x 1,6 mm, Einheiten des Euros zu Google)
Dies hat bereits das Einmonatsgehalt (nach Steuern) der nordamerikanischen Silicon Workers and Farmers erreicht und wird mit RISCV und NVDLA fließen können. Ist es teuer?
(Wo der Broker Fluss 1x1? MOSIS Nordamerika und Muse, gibt es himmlische ‚Moore Star‘ Hochschulprogramm, ist College schwierig, nicht einen Chip kaufen Plan zu machen)
Die Tatsache ist, dauert es abgeklebt höher und höher, im Vergleich zu der stabilen Entwicklung der Herstellungskosten der Fertigung, EDA-Software / Design-Validierung / Back-End-Implementierung Kostenindex erhöht. Genannt Diese Kosten für die Industrie NRE (nicht wiederkehrender Engineering , einmalige Projektkosten).
Außerdem sollte Chief Architect SiFive Professor UCB, Vorsitzender RISCV Stiftung Krste Asanovic denken, Moore Satz geändert werden, die Herstellungskosten pro Einheit als der Transistor Abnahme, NRE fallen, sondern einen Transistoreingang zu erreichen. (DAC 2018, Sitzung 59)
(2) mit dem Wesen des Gesetzes Moor zu stoppen (es sei denn, Sie sind Apple-Huawei, 10 nm oder weniger kann grundsätzlich anbeten. Die Realität ist, in der Tat haben viele Universitäten auf diesem Knoten 40/65 gestoppt), zuzüglich die Kraft der oberen Grenze des dunkelen Silizium, Das domänenspezifische (DS) Design ist ein irreversibler Trend, schließlich kann dediziertes Design die Effizienz um 2 bis 3 Größenordnungen erhöhen.
In dieser DAC-Rede ist Domain Specific nicht auf DS-Architektur beschränkt, sondern betont auch den Ausbruch von DS-Sprache und schnell in DSA und DSL durch Hardware- / Sofware-Codesign Eine neue Ära der IT -
CS (Software) und EE (Hardware) sind eins.
Es klingt wie dieser Frühling und Herbst Traum ist immer noch sehr weit, aber 10 Jahre in diesem Jahrhundert wird nicht zu lang sein.
Unter diesen beiden Trends wird derjenige, der die agile Entwicklungsmethodik mit niedrigen NRE-Kosten hält, der neue Overlord in der Ära nach Moore's Law.
Volksregierung, mehr Aufmerksamkeit schenken
Das früheste Gefühl der Dringlichkeit kann dies die US Defense Advanced Research Projects Agency sein (Defense Advanced Research Projects Agency, DARPA, ist die US-Imperialismus Teil des Department of Defense). Bis zum Jahr 2015 DARPA über die Errichtung einer Methodik für agiles Entwicklungsprojekt von integrierten Schaltungen Leiter Realisierung bei Faster Zeitrahmen (CRAFT). unter ihnen, besonderer Schwerpunkt ist die objektorientierte Design-Methodik, es kein Sinn ist durch die Ära der Hardware geht Design Engineering-Software von C auf C ++?
In der herkömmlichen ASIC-Ära, von der herkömmlichen algorithmischen Beschreibung, Hardwarebeschreibung, RTL das herkömmlichen Verfahren Layout Netzliste (Feedback an jeder Stufe muss überprüft werden) Idee gebrochen werden wird, wurde die objektorientierte Störgrößenaufschaltung Methodik von Die Gestaltung auf dem Layout kann nur wenige Tage oder sogar Stunden dauern.
Eines der repräsentativsten Produkte des CRAFT-Projekts ist CHISEL (und CHISEL2 / FIRRTL), ein neuer Star in der RISC-V-Ära.
Meißel Konzept bis zur Umsetzung spiegelt perfekt die ursprüngliche Absicht der agilen Entwicklung. Bemerkenswert ist, dass MEIßEL, getrennt von der Natur und von HLS, konkreten und greifbaren Meißeln der agile Hardware-Entwicklung Welle führen.
Neben den Universitäten, unter verschiedenen Denken große Unternehmen folgen auch aktiv CRAFT-Projekten auf, wie NVDIA von DAC 2018 eine neue Generation von Klein präsentiert AI-Chip eingebettet, die HLS Design-Prozess der objektorientierten verwendeten Design-Implementierung und Überprüfung des gesamten Chips, Die Kollektion von SystemC und Chisel verkürzt den traditionellen Designentwicklungszyklus der letzten drei Jahre auf drei Monate.
2017 CRAFT-Projekte im Aufwind, DARPA Plus Meter, hergestellt Elektronik-Recovery-Plan (Elektronische Resurgence Initiative, ERI), konzentriert sich auf Moores Gesetz, die dritte Seite dieses Plans sind Milliarden Ebene in Design / Architektur / Materialien in drei Richtungen vorgeschlagen das Portfolio des Dollars in der Designrichtung, vorgeschlagen DARPA ERI ultimative Ziel: wie der Amazon / Jingdong / Taobao auf die gleiche Chip-Design-Erfahrung, wird einen Einkaufswagen, ein make (single) Chip nach Hause geschickt werden, zu füllen.
Auf der Grundlage des Handwerkes auf, ERI Schwerpunkt Design-Teil No-human-in-the-Loop-Open-Source-System. Manner umdefiniert Erzeugungsschaltung, insbesondere kundenspezifische Schaltung (Analog- und Mischsignal, etc.), anstelle des traditionellen arbeitsintensiven Entwicklungsmodell, das sich auf ein umfassendes Modell aus Daten und Intelligenz zubewegt:
Bei diesem Verfahren ist die Open-Source-Design eines der kritischste Teil, weil nur eine ausreichende Anzahl von Open Source, um eine maximale Effizienz der Arbeit in der Masse des Internet in den Kampf heute zu fördern, in der Lage sein, einen Platz auf dem Chip Schlachtfeld zu besetzen, die Silizium Open-Source denken, ein neuer Trend in der Chip-Design DARPA-Programm am Ende des ERI Projektes wird, kann die gesamte IP an die Open-Source-Version zu finden:
Aus dieser Perspektive ist das Layout anderer Leute Forschungseinrichtungen in diesem Bereich relativ weit fortgeschritten, aber auch unter Voll überdimensionalen Schachspiel. Und wir, ist die Blase noch in der künstlichen Intelligenz um blind.
Analog / RF / Mixed-Signal kann man nicht ganz
Traditionell unser Wissen über Open Source, agil und ist für die digitale Schaltungsdesign Simulationsmethoden (traditionelle benutzerdefinierte Schaltung) -Schaltung zu lernen und keine großen Veränderungen entwickelt. Doch diese Ansicht ein herausforderndes Umfeld zu haben scheint.
UC Berkeley BWRC Team im Design MEIßEL, sondern entwickelte auch eine simulierte Version des Meißels - Berkely Analog Generator (BAG), veröffentlichte im CHISEL2 BAG2 auch im Jahr 2018 auf der CICC veröffentlicht BAG2 ihre Forschung veröffentlichen. Ergebnisse - nach dem Quer Prozess erzeugt eine analoge Schaltung, in der die Expression Schichten unterschiedlicher Module neu definiert (Intermediate Representation, IR, dieses Wort ist eine kompilierte Sprache, jetzt in analoger Schaltungstechnik verwendet wird) in Abhängigkeit von dem Prozess PDK automatisch generierte Netzliste und Layout, nur DRC / LVS fehlerfrei, noch mit schlechter Leistung. BAG2 in der Welt, so lange wie Sie python, können Sie einen GDS entwerfen. Details zu der DAC 2018 Sitzung beziehen 41,2 und CICC 2018 15.2.
Auf dieser DAC, Generatoren ähnlich die Analog / HF-Schaltungen, überwältigt, und Software-Unternehmen, darunter AIDAsoftware aus Portugal (in Zusammenarbeit mit der Universität von Macau) sind.
denken, nur in die Zukunft eines Tages die himmlische Chip-Design-Unternehmen nach wie vor in vollem Gange Überstunden, um Hangchihangchi nicht die Ecke eines geschäftigen Leistung passieren, ungelernter Arbeiter noch mehr Territorium durch die Nacht sind, während über den Pazifik Layout, Es ist freie Optimierung im Server, kein Mensch in der Schleife.
Vielleicht Jahren kontinuierlicher Generator von EDA-Design sind in der Vergangenheit vorgeschlagen worden, dann ignoriert, dann länger ignoriert werden, die vorgeschlagenen. Doch am Ende des Moores Gesetz heute, heute auf dem Gebiet der Spezial Daxing Road, auf dem Markt werden, unterteilt weiter Heute ist das offizielle agile Design SoC Real Frühjahr.