Conception de matériel qui n'est pas dans le but de filmer est un escroc?
Le CAD-programme, nous voyons aussi dans l'arrivée de quatre chefs Prix le travail au noir Turing --David Patterson, et il double fromage (pinyin: RuO4) Li (pinyin: zhuo2) a parlé sur le sujet éternel, ( Il y a un an, Silicon a déclaré que c'était un sujet de conversation: RISC-V et DSA! Computer Architecture Guru Patterson et Hennessy record de discours)
Cependant, comme un frère responsable grand, Patterson a été comparée à la conférence ISSCC (vidéo URL: https://youtu.be/NZS2TtWcutc, oh je me souviens sur le mur) à payer plus beaucoup de nouveaux contenus, tels que des événements après tout le monde Specter du point de vue de la sécurité Réflexion sur l'architecture Cependant, Xiaobian pense que les deux autres points sont plus importants:
(1) vrai aujourd'hui triomphe de Moore, les coûts de fabrication de circuits intégrés et abaisser les barrières à l'entrée rapidement saturées de sorte que la conception de la puce a presque disparu. Maintenant, la conception 1x1 mm 65nm du prix unitaire a chuté à 5 k $, même si pas 28nm 20000 couteau. la figure est eSilicon 2016 Nian offre sur chaque nœud de TSMC (2 mm x 2 mm de, 28nm est de 1,6 mm x 1,6 mm, les unités de l'euro, d'être Google)
Ce travail est venu en Amérique du Nord, le salaire du mois verges de silicium agriculture (après impôts oh) sera en mesure de diffuser une dizaine d'années avec et NVDLA de RISC-V enregistré cher? Nonsense le ~
(Lorsque le 1x1 flux de courtier? MOSIS Amérique du Nord et Muse, il y a céleste programme universitaire Moore Star ', le collège est difficile de ne pas faire un plan d'achat à puce)
Le fait est que le coût du streaming est de plus en plus élevé et le coût des logiciels EDA / vérification de la conception / mise en œuvre back-end a augmenté de façon exponentielle par rapport au développement constant des coûts de fabrication. , coûts ponctuels du projet).
Par ailleurs, l'architecte en chef SiFive Professeur UCB, Président Fondation Krste Asanovic RISC-V pense, le théorème Moore devrait être modifié, le coût de fabrication par unité que la diminution du transistor, la chute NRE, mais plutôt d'obtenir une entrée du transistor. (DAC 2018, session 59)
(2) Avec l'essence de la loi de Moore pour arrêter (sauf si vous êtes d'Apple Huawei, 10nm ou moins peuvent adorer essentiellement. La réalité est, en fait, de nombreuses universités ont cessé sur ce nœud 40/65), plus la puissance de la limite supérieure de silicium noir, La conception spécifique au domaine (DS) est une tendance irréversible: après tout, une conception dédiée peut facilement augmenter l'efficacité de 2 à 3 ordres de grandeur.
Dans ce discours DAC, Domain Specific ne se limite pas à l'architecture DS, mais met également l'accent sur la salve du langage DS, et rapidement, en DSA et DSL, à travers le designign hardware / software Une nouvelle ère de l'informatique -
CS (logiciel) et EE (matériel) en sont un.
Il semble que ce rêve de printemps et d'automne est encore très loin, mais 10 ans dans ce siècle ne sera pas trop long.
Selon ces deux tendances, quiconque possède la méthodologie de développement agile avec des coûts NRE bas deviendra le nouveau suzerain dans l'ère de la loi post-Moore.
Le gouvernement populaire, en accordant plus d'attention
Le premier sentiment d'urgence cela peut être l'Agence de défense des États-Unis Advanced Research Projects (Défense Advanced Research Projects Agency, DARPA, l'impérialisme américain fait partie du ministère de la Défense). En 2015, DARPA sur la mise en place d'une méthodologie pour le projet de développement agile de circuits intégrés Circuit réalisation plus rapide (à Timescales CRAFT). parmi eux, un accent particulier est une méthodologie de conception orientée objet, il n'y a pas de sens en passant par l'ère des logiciels d'ingénierie de conception de matériel de C à C ++?
À l'époque traditionnelle ASIC, de la description algorithmique traditionnelle, la description du matériel, RTL Netlist à la mise en page de procédé classique (rétroaction à chaque étape doit être vérifié) idée sera brisée, est devenu la méthode d'action directe orientée objet, de La conception de la mise en page peut prendre quelques jours, voire quelques heures.
L'un des produits les plus représentatifs projet CRAFT est CHISEL (également CHISEL2 / FIRRTL), nouvelle star de l'ère V-RISC.
concept de Chisel à la mise en œuvre, reflète parfaitement l'intention originale de développement agile. Il est à noter que CISEAU séparé de la nature et de HLS, concret et tangible Chisel diriger la vague de développement matériel agile.
Outre les universités, sous diverses grandes entreprises qui pensent sont également suivre activement des projets d'artisanat, tels que NVDIA du CAD 2018 présente une nouvelle génération de petite échelle à puce intégrée AI, qui utilise processus de conception HLS de mise en œuvre de la conception orientée objet et la vérification de l'ensemble de la puce, La collection de SystemC et de Chisel raccourcit le cycle de développement de la conception traditionnelle des trois dernières années à trois mois.
2017, les projets CRAFT dans l'ascendant, DARPA, plus verges, en plan de relance de l'électronique (électronique Résurgence Initiative, PERA), met l'accent sur la loi de Moore, la troisième page de ce plan sont proposées milliards de niveau dans la conception / architecture / matériaux dans trois directions le portefeuille du dollar dans le sens de la conception, la DARPA a proposé but ultime PERA: comme l'Amazone / Jingdong / Taobao à la même expérience de conception de puces, pour remplir un panier d'achat, une puce de marque (simple) sera envoyé à la maison.
Sur la base de CRAFT sur, l'accent partie design PERA plus non-humain dans la boucle et un système open-source. Manière redéfinie circuit de génération, en particulier des circuits de commande (signal analogique et mixte, etc.), au lieu de la main-d'œuvre traditionnelles Le modèle de développement, qui évolue vers un modèle complet basé sur les données et le renseignement:
Dans ce processus, la conception open-source est une des parties les plus critiques, car seul un nombre suffisant de l'open source, afin de promouvoir l'efficacité maximale du travail dans la majeure partie de l'Internet dans l'aujourd'hui mêlée, pour être en mesure d'occuper une place sur le champ de bataille à puce, Silicon a déclaré que l'open source est devenu une nouvelle tendance dans la conception de puces.Plan DARPA, à la fin du projet ERI, l'adresse IP totale suivante peut trouver la version open source:
Dans cette perspective, la mise en page des institutions de recherche d'autres personnes dans ce domaine est assez avancé, mais aussi sous un jeu d'échecs surdimensionné complet. Et nous, la bulle est toujours en intelligence artificielle autour aveugle.
Signal analogique / RF / mixte, on ne peut pas tout à fait
Traditionnellement, notre connaissance de l'open source, agile et sont conçus pour des méthodes de simulation de conception de circuit numérique circuit (circuit traditionnel personnalisé) pour apprendre et pas de grands changements. Cependant, ce point de vue semble avoir un environnement difficile.
UC Berkeley équipe BWRC dans le chisel design, mais aussi conçu une version simulée du CHISEL - Berkely générateur analogique (SAC), publiée dans le CHISEL2 BAG2 a également publié en 2018 sur la CCPI, BAG2 publier leurs travaux de recherche. résultats - après inter-processus génère un circuit analogique dans lequel l'expression redéfini couches de différents modules (représentation intermédiaire, IR, ce mot est un langage compilé, maintenant utilisé dans la conception de circuit analogique) en fonction du procédé pdk généré automatiquement netlist et mise en page, seule erreur RDC / LVS libre, ni avec de mauvaises performances. BAG2 dans le monde, aussi longtemps que vous python, vous pouvez concevoir un GDS. détails, se reporter à la session du CAD 2018 41,2, et CICC 2018 15.2.
Sur cette DAC, générateurs similaires aux circuits analogiques / RF, débordés, et les entreprises de logiciels, y compris AIDAsoftware du Portugal (en collaboration avec l'Université de Macao) sont.
Il suffit de penser à l'avenir un jour, la société de conception de puce céleste est toujours en prolongation bat son plein, afin de ne pas transmettre le coin d'une performance occupé Hangchihangchi, ouvrier non qualifié sont encore plus de territoire à travers la nuit, alors que dans la mise en page du Pacifique, C'est l'optimisation gratuite sur le serveur, pas d'humain dans la boucle.
Peut-être pendant des années de générateur continu de conception EDA ont été proposées dans le passé, puis ignoré, alors le projet plus fermer les yeux. Cependant, à la fin de la loi de Moore aujourd'hui, aujourd'hui dans le domaine de Daxing route spéciale, sur le marché continuent à être subdivisé Aujourd'hui, la conception officielle agile SoC réel printemps.