메모리 어레이의 효율로 인해 비교적 큰 메모리 및 다른 주변의 약 57 %이며, SK 하이닉스 메모리 제품의 배열 및 36L 48L 효율은 각각 이러한 경향은 차세대 SK 하이닉스 표시된다 67.5 % 및 64.0 % 인 반면 이 칩은보다 컴팩트 한 디자인을 개발합니다.
삼성 (삼성) 도시바 / WD 65 %의 메모리 어레이 효율 (도시바 / 웨스턴 디지털) 64L 3D TLC NANS 다이는하지만, 메모리 칩 및 기능의 크기와 유사하다.
SK 하이닉스 72L 낸드 플래시 메모리의 비트 밀도는 3.55Gbits / mm2로, 삼성 / WD의 64L 칩보다 높으며, Micron / Intel의 64L 3D NAND 칩은 4 가지 솔루션 중 가장 높은 비트 밀도입니다. 주된 이유는 CuA (Array 아래의 CMOS)라는 독특한 벽돌 레이아웃을 사용하기 때문입니다.
3D NAND 메모리 셀 아키텍처에서 SK 하이닉스 칩은 셀렉터와 DWL (dummy wordlines)을 포함하여 총 82 개의 게이트를 스택하며 액티브 문자에는 72 개의 게이트가 사용됩니다. 라인 유닛이며 상위 세 개의 게이트는 소스 및 드레인의 선택기 게이트 (SG)이며 나머지 7 개 게이트는 DWL 및 격리 게이트에 사용되어야합니다. ).
다양한 제조업체의 64L NAND 구성 요소에서 우리는 다음을 봅니다.
삼성 전자는 총 71 개의 게이트를 사용하고 있으며 그 중 3 개는 SG 용이고 4 개는 DWL 용이며 도시바 / WD 제품 용 게이트는 총 73 개이며 SG는 7 개, DWL은 2 개, Micron / Intel 제품의 총 게이트 수는 76 개이며 그 중 2 개는 SG 용이고 7 개는 DWL 용입니다.
수직 셀 효율 계산 방법은 활성 워드 라인 수를 수직 스택 게이트의 총 수로 나눈 값으로 3D NAND 메모리 셀 아키텍처의 프로세스 효율이며, SK 하이닉스 72L 제품의 수직 셀 효율은 87.8 %, Toshiba / WD 64L BiCS 제품의 경우도 마찬가지이며, 삼성의 64L 제품 효율은 90.1 %이며, Micron / Intel의 64L 제품 효율은 84.2 %입니다 (아래 그림 참조).
64L 및 72L 3D NAND 메모리 제품의 수직 단위 효율성 (출처 : TechInsights)
SK 하이닉스의 기존 36L 및 48L 제품은 싱글 단계 식각 공정을 사용하여 각각 43 게이트 및 55 게이트 용 채널 홀을 생성하며, 2 단계 식각 공정을 사용하여 차세대 72L 메모리 셀을 생산합니다. 파이프의 게이트에서, 하부 42 게이트와 상부 40 게이트는 2 개의 상이한 에칭 단계로 형성된다. 슬릿 및 서브 라이트 (subs) - 슬릿)은 단일 에칭 단계에서 형성된다. 프로세스 통합 절차는 다음과 같다 :
파이프 라인 게이트 몰딩 (하부) 채널 에칭 (하부) 구멍에 채워진 희생 층, 몰딩 (상부), 채널 에칭 (상부), 희생 층 제거;
Micron / Intel의 64L 제품은 상부 스택과 하부 스택 사이에 플레이트가있는 듀얼 스택 NAND 스트링 아키텍처를 사용하는 반면 SK 하이닉스의 72L 제품은 듀얼 스택 NAND 스트링이 아닌 2 단계 에칭 프로세스를 사용한다. 엔지니어는 상하부 채널 홀의 정렬 불량을 방지하기 위해 공정 단계를 엄격하게 관리해야하며, 256Gbit 72L 제품의 경우 구멍 크기는 약 10nm에 불과합니다. SK 하이닉스 72L NAND 플래시 메모리 분석에 대한 자세한 내용은 여기를 클릭하십시오. 링크 읽기.
편집 : Judith Cheng