SK Hynix analyse approfondie de la dernière 72L NAND 3D

Dans la mémoire flash TLC NAND à 72 couches de SK Hynix, les unités dites P-BiCS (Pipe-shaped Bit Cost Scalable) utilisent une porte de pipeline pour connecter chaque chaîne NAND; La mise en page montre que la puce contient quatre plans et des commutateurs / décodeurs de ligne de mots recto-verso.

L'efficacité de la matrice de mémoire est d'environ 57% en raison de la mémoire relativement importante et d'autres périphériques, alors que l'efficacité des baies de mémoire de produits SK Hynix 36L et 48L est respectivement de 67,5% et 64,0%. La puce développe un design plus compact.

Le 64L TLC NANS 3D de Samsung et Toshiba / WD (Toshiba / Western Digital) a plus de 65% d'efficacité de la mémoire de la mémoire, mais les tailles de mémoire et les fonctions ci-dessus sont similaires.

Comparaison de l'efficacité des matrices de cellules de mémoire Flash NAND 64L et 72L 3D (Source: TechInsights)

La densité de bits de la mémoire flash SK Hynix 72L NAND est de 3,55 Gbits / mm2, ce qui est plus élevé que la puce 64L de Samsung / WD, et la puce NAND 64L 3D de Micron / Intel est la densité de bits la plus élevée parmi 4 solutions. La raison principale est l'utilisation d'une disposition de briques unique appelée CuA (CMOS sous le tableau).

Comparaison de densité de bits de puces de mémoire 3D NAND 64L et 72L (Source: TechInsights)

Dans l'architecture de cellules de mémoire 3D NAND, la puce SK Hynix empile un total de 82 portes, y compris des sélecteurs et des lignes de mots factices (DWL), sachant que 72 portes sont utilisées pour les caractères actifs. L'unité de ligne, et les trois portes principales sont les portes de sélection (SG) pour la source et le drain.Les 7 portes restantes doivent être utilisées pour les vannes DWL et d'isolement. ).

Dans les composants NAND 64L de divers fabricants, nous voyons:

Samsung utilise un total de 71 portes, dont 3 pour SG et 4 pour DWL, le nombre total de portes pour les produits Toshiba / WD est de 73, dont 7 pour SG et 2 pour DWL; Le nombre total de portes pour les produits Intel est de 76, dont 2 pour SG et 7 pour DWL.

Vertical méthode de calcul de l'efficacité de la cellule, le numéro de la ligne de mots active par le nombre total de grilles empilées verticalement ;. En conséquence, l'efficacité du procédé est le rendement vertical de l'unité de cellules de mémoire d'architecture NAND 3D Hynix produit 72L était de 87,8%, Toshiba / WD le produit est le même que le BiCS 64L, 64L produit d'efficacité Samsung était de 90,1%, tandis que l'efficacité Micron / Intel du produit était de 84,2% 64L, comme indiqué ci-dessous.

Efficacité verticale des unités de mémoire NAND 3D 64 et 72 L (Source: TechInsights)

Les précédents produits 36L et 48L de SK Hynix utilisent un processus de gravure en une seule étape pour créer des trous de canal pour les portes 43 et 55 respectivement, une nouvelle génération de cellules de mémoire de 72 L est produite en deux étapes. Conduire au trou A la porte du pipeline, les 42 portes inférieures et les 40 portes supérieures sont formées dans deux étapes de gravure différentes. -slits) sont formés en une seule étape de gravure La procédure d'intégration de processus est la suivante:

Moulage de gâchette de pipelines (partie inférieure) Gravure de canal (partie inférieure) Couche sacrificielle remplie de trous; Moulage (partie supérieure); Gravure de canal (partie supérieure); Élimination de la couche sacrificielle;

Micron / Intel 64L produits de l'architecture de chaîne NON-ET à double empilement, il y a une plaque (plaque) entre l'empilement supérieure et inférieure, et produit Hynix 72L est l'utilisation d'un procédé de gravure en deux étapes, plutôt que de chaîne NON doubles empilées, les ingénieurs doivent être étroitement contrôlés étapes du processus pour éviter les trous de passage ne sont pas alignés parties supérieure et inférieure, la taille des trous 256 Gbit 72L seulement environ 10 nanomètres plus de produits analysés sur la mémoire flash NAND SK Hynix 72L, cliquez ici Lecture de lien.

Compiler: Judith Cheng

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