반도체 장비는 재료 공학의 선도적인 응용 재료를 통해 휴식을 계속, 7 나노 스케일 웨이퍼 제조 공정 효율 병목 현상을 리프트 것으로 예상 된다, 프로세스 선도 산업은 계속 해 서 혜택을, 추가, AI 칩 효율의 미래 세대가 15% 증가 합니다. 칭이는 트랜지스터 연락처 및 전선의 첫 번째 더미는 주요 금속 변화의 20 년, 해제 될 수 있다 7 nm과 주요 성능 병목 현상의 다음과 같은 웨이퍼 프로세스. 주요 칩 설계자는 코발트 금속과 텅스텐과 구리를 대체할 수, 따라서 15% 칩의 성능을 향상, 재료 솔루션은 고객에 게 코발트 금속의 사용을 촉진 하기 위해, endura 플랫폼에서 드라이 클리닝, 물리적 기상 증 착, 원자 증 착 및 화학 기상 증 착을 결합할 수 있습니다. 응용 재료 관련 사업자가 설명 하는 과거, 전통적인 무어의 법칙 만큼 쉽게 재료를 통합 하는 작은 일부분으로, 칩의 효율성을 개선 하면서, 전력, 크기, 비용 (ppac). 오늘날, 텅스텐과 구리 금속과 같은 재료의 일부, 10 nm 과정에서 트랜지스터 접점의 전력 때문에 매끄러운 미니어처가 될 수 없습니다, 로컬 금속 와이어 프로세스는 핀 타입 트랜지스터 (finfet) 전체 성능에 큰 병목 현상을 재생할 수 없습니다 물리적 제한에 가까운 되었습니다. 코발트 금속은이 병목 현상을 제거할 수 있습니다, 하지만 그것도 프로세스 시스템 전략을 변경 해야 합니다. 산업이 극단적인 크기로 그것의 구조를 긴축 하는 때, 물자는 다르게 행동 하 고 진공에서 원자 수준에, 보통 체계적으로 설계 되어야 한다. 코발트 접점과 구리 전도체를 위한 새로운 전도성 물질로 서, 적용 된 재료는 다 수의 재료 엔지니어링 단계-전 세척, 물리적 기상 증 착, 원자 증 착 및 화학 기상 증 착-endura 플랫폼에 결합 되어 있습니다. 또한, 애플 리 케이 션 자료도, 그리고 제공 플랫폼에서 전자 빔 감지 반영 LK 프라임 CMP 플랫폼에 평평 하 고, 생산자 플랫폼에 어 닐 링을 포함 한 통합 코발트 조합의 집합을 정의 합니다. 고객은이 입증 된 통합 재료 솔루션을 사용 하 여 시장 출시 기간을 단축 시키고 7 NM 이하의 칩 성능을 향상 시킬 수 있습니다. ". prabhu, 반도체 제품 비즈니스 그룹의 수석 부사장. 호르헤 (prabu 라자)는 5 년 전, 트랜지스터 연락처 및 구리선은 기술적인 변화를 직면 하 게 될 자료의 응용 프로그램, 그리고 다른 대안 자료 개발을 시작 하기 위해 시작 했다, 10 nm 이하로 더 오래 갈 수 있습니다. 화학, 물리, 공학 및 데이터 과학 분야의 전문성을 갖춘 재료를 활용 하 여 응용 재료 자체에 대 한 폭넓은 제품 라인을 탐구 하며 반도체 산업을 위한 획기적인 통합 재료 솔루션을 구축 합니다. 대형 데이터 및 AI 타임스의 출현으로 인해, 이러한 기술적 전환도 증가 합니다. 통합이 아직도 도전적 이더라도, 칩 성과와 칩 제조를 위한 코발트에는 트렌치를 채우는 기능을 개량 하는 아주 정밀한 크기에서 낮은 저항과 가변성을 가진 작은 크기에서 뜻깊은 이득이, 있고, 신뢰도를 개량 한다.
