ปัญญาประดิษฐ์ใหม่ชิปคอมพิวเตอร์ reconfigurable การเพิ่มประสิทธิภาพการจัดเก็บข้อมูลการประมวลทีม Tsinghua เสนอ

Tsinghua ข่าวเครือข่าย 7 มิถุนายนไฟฟ้า 02-06 มิถุนายน, การประชุมระหว่างประเทศครั้งที่ 45 ของสถาปัตยกรรมระบบคอมพิวเตอร์ (การประชุมวิชาการนานาชาติเกี่ยวกับสถาปัตยกรรมคอมพิวเตอร์เรียก Isca) ถูกจัดขึ้นใน Los Angeles. กรม Tsinghua มหาวิทยาลัยเอก Micronanoelectronic Tu ฮ Bin ในที่ประชุม รายงานเรื่อง "RANA: พิจารณาเพิ่มหน่วยความจำเข้าถึงโดยสุ่มแบบไดนามิกรีเฟรชการเพิ่มประสิทธิภาพเครือข่ายประสาทเร่งกรอบ" (RANA: สู่การเร่งความเร็วของระบบประสาทที่มีประสิทธิภาพด้วยการฟื้นฟูที่ดีที่สุด DRAM ตัว) รายงานพิเศษผลการศึกษาที่ดีขึ้นอย่างมีนัยสำคัญการคำนวณปัญญาประดิษฐ์ ประสิทธิภาพการใช้พลังงานของชิป

ดร. Tu Fengbin, Ph.D., ภาควิชาวิทยาศาสตร์อิเล็กทรอนิกส์และเทคโนโลยีทำรายงานทางวิชาการในที่ประชุม

การประชุมนานาชาติด้านสถาปัตยกรรมคอมพิวเตอร์เป็นงานประชุมด้านสถาปัตยกรรมคอมพิวเตอร์ครั้งที่ 4 การประชุมครั้งนี้ได้รับผลงานทั้งหมด 378 ฉบับและเอกสาร 64 ฉบับผลงานวิจัยของ Tu Fengbin เป็นงานเดียวที่ได้รับการลงนามโดยหน่วยงานแรกของประเทศจีนในปีนี้ Tsinghua หัวหน้าแผนกไมโครนาโนอิเล็กทรอนิกส์ยุนผู้เขียนที่สอดคล้องกันสำหรับบทความนี้รองศาสตราจารย์ Tu ฮ Bin, ผู้เขียนแรกของบทความนี้กระดาษที่ยังเป็นพันธมิตรรวมทั้งมหาวิทยาลัยซิงหัวเหว่ยศาสตราจารย์ Shaojun Micronanoelectronic และศาสตราจารย์หลิว Leibo

ด้วยโปรแกรมที่เพิ่มขึ้นของหน่วยสืบราชการลับของระบบประสาทเครือข่ายขนาดเทียมชิปคอมพิวเตอร์ของจำนวนมากของการเข้าถึงหน่วยความจำออกชิปจะมีผลในการใช้พลังงานขนาดใหญ่, การเพิ่มประสิทธิภาพหน่วยความจำที่เป็นปัญหาหลักของการออกแบบชิปคอมพิวเตอร์ปัญญาประดิษฐ์ที่จะต้องได้รับการแก้ไข. Reconfigurable ทีมวิจัยได้เสนอกรอบการทำงานใหม่เพื่อเร่งการมุ่งเน้นเครือข่ายประสาท: เวลาการอยู่รอดที่ทราบข้อมูลของกรอบการเร่งความเร็วเครือข่ายประสาท (RANA) กรอบ RANA ใช้สามระดับของเทคนิคการเพิ่มประสิทธิภาพ: วิธีการฝึกอบรมการอยู่รอดของที่ทราบข้อมูลและให้การสนับสนุนแบบจำลองคอมพิวเตอร์ไฮบริด การเพิ่มประสิทธิภาพการเสริมรีเฟรชหน่วยความจำเข้าถึงโดยสุ่มแบบไดนามิก (eDRAM) หน่วยความจำตามลำดับเพื่อเพิ่มประสิทธิภาพการใช้พลังงานโดยรวมจากการฝึกอบรมการจัดตารางเวลาและสามระดับของสถาปัตยกรรม. ผลการศึกษาพบว่ากรอบสามารถยกเลิก RANA 99.7% พลังงาน eDRAM ค่าใช้จ่ายในการฟื้นฟูประสิทธิภาพการทำงานและ การสูญเสียเล็กน้อยของความถูกต้องเมื่อเทียบกับ SRAM ธรรมดาที่ใช้ชิปคอมพิวเตอร์ปัญญาประดิษฐ์โดยใช้กรอบตาม RANA eDRAM คำนวณเดียวกันค่าใช้จ่ายในพื้นที่ชิปสามารถลดลงที่ 41.7% ของแผ่นนอกระบบและหน่วยความจำเข้าถึงสามารถเป็น 66.2% การบริโภคประสิทธิภาพการใช้พลังงานของระบบปัญญาประดิษฐ์ที่จะได้รับเพิ่มขึ้นอย่างมาก

เครือข่ายประสาทกรอบเร่งเวลาการอยู่รอดที่ทราบข้อมูล (RANA)

ทีม Micronanoelectronic ในปีที่ผ่านมาระบบคอมพิวเตอร์ reconfigurable ออกแบบชิปชุดนักคิดประดิษฐ์ขึ้นอยู่กับสถาปัตยกรรมคอมพิวเตอร์ reconfigurable (คิดผมคิดครั้งที่สองนักคิด S) โดยสถาบันการศึกษาและความสนใจของอุตสาหกรรม. Reconfigurable Computing ทีม ผลการวิจัยจากการเพิ่มประสิทธิภาพการจัดเก็บฮาร์ดแวร์และซอฟต์แวร์ร่วมออกแบบมุมชิปอย่างรวดเร็วช่วยเพิ่มประสิทธิภาพการใช้พลังงานเปิดทิศทางใหม่สำหรับวิวัฒนาการของปัญญาประดิษฐ์ชิปสถาปัตยกรรมคอมพิวเตอร์