Departamento de doctorado Tu Feng Bin Micronanoelectronic, un académico en la conferencia
Sistema de montaje Internacional de Arquitectura de Ordenadores es la rueda de la parte superior en el campo de la arquitectura de computadores. La conferencia recibió un total de 378 presentaciones, incluye 64 artículos, trabajos de investigación Tu Bin Feng, el informe es el papel de este año, la Asamblea General de China la única incluida la firma de las primeras unidades terminadas. Tsinghua jefe de departamento de electrónica de micro-nano Yoon un autor correspondiente para este artículo, profesor Asociado, Tu Bin Feng, el primer autor de este artículo, el documento también asociados, entre ellos la Universidad de Tsinghua profesor Wei Shaojun Micronanoelectronic y el profesor Liu Leibo.
Con la creciente aplicación de tamaño de la red neuronal inteligencia artificial, los chips de computadora de un gran número de acceso a la memoria fuera del chip resultarán en gran consumo de energía, la optimización de la memoria es un elemento esencial del diseño de chips de computación artificial inteligencia que debe ser abordado. Reconfigurable el equipo de investigación propone un nuevo marco para acelerar las redes neuronales orientadas: el tiempo de supervivencia de reconocimiento de datos del marco de aceleración de la red neuronal (Rana) RANA marco utiliza tres niveles de técnicas de optimización de los métodos de entrenamiento: la supervivencia de reconocimiento de datos, y para apoyar el modelo de computación híbrida memoria de acceso aleatorio dinámico de optimización de actualización de refuerzo (eDRAM) de memoria, respectivamente, para optimizar el consumo de energía global de la formación, la programación y tres niveles de la arquitectura. los resultados mostraron que, el marco puede ser eliminado RANA 99,7% eDRAM energía sobrecarga de actualización, el rendimiento y la pérdida despreciable de exactitud en comparación con una SRAM convencional usando chips de ordenador de inteligencia artificial, usando el RANA eDRAM basado en cuadros calculado de la misma sobrecarga área de chip se puede reducir donde 41,7% de la hoja fuera del sistema y la memoria de acceso puede ser 66,2% Consumo, hacer que la eficiencia energética del sistema de inteligencia artificial obtenga el aumento sustancial.
Data Lifetime-Aware Neural Network Acceleration Framework (RANA)
Micronanoelectronic equipo en los últimos años, el sistema de computación reconfigurable diseñada chips de la serie pensador de inteligencia artificial basado en la arquitectura de computación reconfigurable (pensador I, II pensador, pensador S), por la academia y la atención de la industria. Reconfigurable Computing Equipo Los resultados de la investigación han mejorado enormemente la eficiencia energética del chip desde la perspectiva de la optimización del almacenamiento y el co-diseño de hardware / software, y han abierto nuevas direcciones para la evolución de la arquitectura de los chips informáticos de inteligencia artificial.