Micronanoelectronic Dipartimento di dottorato Tu Feng Bin, un accademico in occasione della conferenza
Sistema Internazionale di Architettura degli elaboratori Assemblea è la conferenza superiore nel campo dell'architettura del computer. La conferenza ha ricevuto un totale di 378 osservazioni, incluse 64 carte, documenti di ricerca Tu Feng Bin, il rapporto è di carta di quest'anno, l'Assemblea Generale la Cina l'inclusa solo la firma delle prime unità completate. Tsinghua reparto di elettronica micro-nano testa Yoon un autore corrispondente per questo articolo, Professore associato, Tu Feng Bin, il primo autore di questo articolo, la carta anche partner, tra cui Tsinghua University professore Wei Shaojun Micronanoelectronic e il professor Liu Leibo.
Con la crescente richiesta di dimensione artificiale rete di intelligence neurale, chip di computer di un gran numero di accesso alla memoria off-chip comporterà enorme consumo di energia, l'ottimizzazione della memoria è una questione fondamentale di progettazione di chip intelligenza artificiale calcolo che deve essere affrontato. Reconfigurable il team di ricerca propone un nuovo quadro per accelerare le reti neurali orientate: tempo di sopravvivenza data-aware di un quadro di accelerazione rete neurale (Rana) quadro RANA utilizza tre livelli di tecniche di ottimizzazione: metodi di allenamento di sopravvivenza di data-aware, e per sostenere il modello di calcolo ibrido dynamic random access memory ottimizzazione rinforzo refresh (eDRAM) di memoria, rispettivamente, per ottimizzare il consumo energetico complessivo dalla formazione, programmazione e tre livelli dell'architettura. i risultati hanno mostrato che, il telaio può essere eliminato RANA 99,7% di refresh testa eDRAM energia, il rendimento e trascurabile perdita di precisione rispetto ad un convenzionale impiegando SRAM chip per computer intelligenza artificiale, usando l'RANA eDRAM frame-based calcolato lo stesso sovraccarico area del chip può essere ridotto se il 41,7% dello strato esterno del sistema e la memoria di accesso può essere 66,2% consumo, l'efficienza energetica del sistema di intelligenza artificiale per ottenere un aumento sostanziale.
rete neurale quadro di accelerazione del tempo di sopravvivenza data-aware (Rana)
squadra Micronanoelectronic negli ultimi anni, sistema di calcolo riconfigurabile progettato circuiti integrati di serie Pensatore di Intelligenza Artificiale basata su architettura di computing riconfigurabile (Pensatore I, II Pensatore, Pensatore S), dal mondo accademico e l'industria attenzione. Reconfigurable Computing squadra i risultati, da ottimizzazione dello storage, hardware e software co-design angolo di chip migliora notevolmente l'efficienza energetica, aprono una nuova direzione per l'evoluzione dell'intelligenza artificiale architettura di elaborazione chip.