Micronanoelectronic Abteilung für Promotions Tu Feng Bin, eine akademische auf der Konferenz
International Computer Architecture Montagesystem die Top-Konferenz auf dem Gebiet der Computerarchitektur ist. Die Konferenz über insgesamt 378 Einreichungen erhalten, inklusive 64 Papiere, Forschungsarbeiten Tu Feng Bin, der Bericht Papier ist in diesem Jahr die Generalversammlung China die enthielt nur die Unterschrift der ersten fertiggestellten Einheiten. Tsinghua Mikro-nano-Elektronik Abteilungsleiter Yoon ein korrespondierender Autor dieses Artikels, Associate Professor, Tu Feng Bin, der erste Autor dieses Artikels, das Papier auch Partner wie der Tsinghua-Universität Professor Wei Shaojun Micronanoelectronic und Professor Liu Leibo.
Mit der zunehmenden Größe neuronaler Netzwerke in Anwendungen künstlicher Intelligenz kann eine große Anzahl von Speicherzugriffen außerhalb des Chips auf Computerchips einen enormen Systemleistungsverbrauch verursachen, weshalb die Speicheroptimierung ein Kernproblem ist, das beim Entwurf von Computerchips mit künstlicher Intelligenz gelöst werden muss. Das Forschungsteam schlägt ein neues Beschleunigungsgerüst für neuronale Netze vor: Das Neural Network Acceleration Framework für Data Lifetime Awareness (RANA) Das RANA-Framework nutzt drei Ebenen von Optimierungstechniken: datenlebensbewusste Trainingsmethoden, Hybrid-Computing-Modelle und Support. Optimierter erweiterter dynamischer Direktzugriffsspeicher (eDRAM) zur Optimierung des Gesamtsystemleistungsverbrauchs aus drei Ebenen von Training, Planung und Architektur Experimentelle Ergebnisse zeigen, dass das RANA-Framework 99,7% des Energieverbrauchs für eDRAM-Refresh-Energieverbrauch und Leistung eliminiert Der Verlust an Präzision ist vernachlässigbar: Im Vergleich zu dem traditionellen SRAM-Chip für künstliche Intelligenz kann der eDRAM-basierte Computer-Chip unter Verwendung des RANA-Frameworks 41,7% des chipexternen Speicherzugriffs und 66,2% der Systemenergie bei gleichem Flächen-Overhead reduzieren. Verbrauch, machen die Energieeffizienz des Systems der künstlichen Intelligenz die erhebliche Steigerung.
Data Lifetime-Aware Neuronales Netzwerk Acceleration Framework (RANA)
Das rekonfigurierbare Computing-Team für Mikroelektronik und Nanoelektronik hat den Thinker I, den Thinker II, den Thinker S in den letzten Jahren auf der Grundlage einer rekonfigurierbaren Architektur entwickelt und ist von Wissenschaftlern und der Industrie auf großes Interesse gestoßen Die Forschungsergebnisse haben die Energieeffizienz des Chips aus der Perspektive von Speicheroptimierung und Hardware / Software-Co-Design stark verbessert und neue Richtungen für die Entwicklung der Architektur von Computerchips mit künstlicher Intelligenz eröffnet.