Micronanoelectronic Département de doctorat Tu Feng Bin, un universitaire à la conférence
Système international d'architecture informatique Assemblée est la conférence haut dans le domaine de l'architecture informatique. La conférence a reçu un total de 378 soumissions, comprenait 64 documents, documents de recherche Tu Feng Bin, le rapport est le papier cette année, l'Assemblée générale de la Chine la seule comprenait la signature des premières unités achevées. Tsinghua département de l'électronique micro-nano tête Yoon un auteur correspondant de cet article, professeur associé, Tu Feng Bin, le premier auteur de cet article, le document a également des partenaires, dont l'Université de Tsinghua professeur Wei Shaojun Micronanoelectronic et le professeur Liu Leibo.
Avec l'application croissante de l'intelligence artificielle taille du réseau de neurones, des puces informatiques d'un grand nombre d'accès mémoire hors puce entraînera énorme consommation d'énergie, l'optimisation de la mémoire est un problème de base de la conception de la puce informatique de l'intelligence artificielle qui doit être pris en compte. Reconfigurable l'équipe de recherche propose un nouveau cadre pour accélérer les réseaux de neurones orientés: les données sensibles au temps de survie du cadre d'accélération du réseau de neurones (RANA) cadre de RANA utilise trois niveaux de techniques d'optimisation: les méthodes de formation de survie de-courant des données, et de soutenir le modèle de calcul hybride optimisation de rafraîchissement de la mémoire dynamique à accès aléatoire de renforcement (eDRAM) de mémoire, respectivement, afin d'optimiser la consommation d'énergie globale de la formation, de planification et trois niveaux de l'architecture. les résultats ont montré que, le cadre peut être éliminé RANA 99,7% eDRAM d'énergie au-dessus de rafraîchissement, les performances et une perte négligeable de précision par rapport à une mémoire SRAM classique en utilisant des puces d'ordinateur d'intelligence artificielle, en utilisant la eDRAM à base de trame RANA calculée de la même surcharge de surface de la puce peut être réduite où 41,7% de la feuille en dehors du système et l'accès mémoire peut être 66,2% Consommation, faire l'efficacité énergétique du système d'intelligence artificielle obtenir l'augmentation substantielle.
Cadre d'accélération du réseau neuronal à l'épreuve du temps (RANA)
équipe Micronanoelectronic au cours des dernières années, reconfigurable système informatique conçu Penseur puces série intelligence artificielle basée sur l'architecture informatique reconfigurable (Penseur I, II Penseur, Penseur S), par le milieu universitaire et de l'attention de l'industrie. Reconfigurable Computing équipe les résultats, de l'optimisation du stockage, du matériel et de l'angle de puce logiciel co-conception améliore considérablement l'efficacité énergétique, ouvrent une nouvelle direction pour l'évolution des puces d'architecture informatique de l'intelligence artificielle.