บทความนี้พิมพ์ซ้ำได้รับอนุญาตจาก Superpower.com
เรามักจะได้ยินในเว็บไซต์การประชุมทางโทรศัพท์ 'ประมวลผล××ใช้กระบวนการผลิต 10nm ที่ทันสมัยที่สุด' แล้วสิ่งที่ 10nm หมายถึงสิ่งที่ไม่ได้หมายความว่าอย่างไรกระบวนการนาโนเมตรในที่สุดที่สำคัญสำหรับซีพียู SoC หรือไม่และมี ความสัมพันธ์ระหว่างทรานซิสเตอร์ FinFET และ EUV คืออะไร?
การเกิดของซีพียูซึ่งขั้นตอนที่เจ็ดของการสัมผัสรังสียูวีเป็นเทคโนโลยีการพิมพ์หินที่สำคัญที่สุดและการผลิตวงจรกระบวนการขั้นตอนการพิมพ์หินแบบบูรณาการเป็นส่วนใหญ่โดยตรงสะท้อนให้เห็นถึงขอบเขตของเทคโนโลยีการผลิตขั้นสูงซึ่งหมายถึงความละเอียดของการพิมพ์หิน ขนาดสายต่ำสุดที่ระบบการพิมพ์หินสามารถแก้ไขและประมวลผลได้กำหนดขนาดคุณลักษณะต่ำสุดของทรานซิสเตอร์ใน CPU
ตามที่บทบัญญัติที่เกี่ยวข้องของ ITRS "เทคโนโลยี Roadmap ระหว่างประเทศเพื่อการอุปกรณ์กึ่งตัวนำ" ภายในเรามักจะพูดถึง 16nm, 14nm โหนด 10nm ใช้เพื่ออธิบายวัตถุพีชคณิตเทคโนโลยีการผลิตเซมิคอนดักเตอร์ แต่มันควรจะอยู่ในองค์ประกอบของสารกึ่งตัวนำที่แตกต่างกันอาจจะอธิบาย ไม่เหมือนกับการพูดใน DRAM อาจจะอธิบายไว้ในมือถือ DRAM ยาวครึ่งหนึ่งของขั้นต่ำค่าอนุญาตสนามครึ่งสนามความยาวสนามครึ่งสนามระหว่างสองสายโลหะในขณะที่ใช้ใน CPU, CPU อาจจะอธิบายไว้ใน ความกว้างของประตูต่ำสุดในทรานซิสเตอร์
โดยทั่วไป××กระบวนการนาโนเมตรไว้ภายใต้ขนาดการประมวลผลขั้นตอนที่มีความแม่นยำ แต่ก็ไม่ได้หมายถึงขนาดคุณสมบัติของอุปกรณ์เซมิคอนดักเตอร์ในการกำหนดค่าเฉพาะ แต่ขนาดต่ำสุดของความถูกต้องในการประมวลผล. ที่นี่เราจะหารือ คำถามคือเกี่ยวกับกระบวนการของ CPU เพราะกระบวนการสำหรับประสิทธิภาพของ CPU, การใช้พลังงานความร้อนก็มีตำแหน่งที่สำคัญมากขึ้นในการเปลี่ยนแปลงกระบวนการผลิตสำหรับผลกระทบต่อประสิทธิภาพของ CPU ที่มีขนาดใหญ่มาก. เราได้พูดคุยเกี่ยวกับก่อน, 14nm เป็นที่นิยมใช้ อธิบายความกว้างประตูของทรานซิสเตอร์
ทำไมต้องใช้ความกว้างของเกทแทนความกว้างของเส้นอื่น ๆ เพื่ออธิบายกระบวนการโหนด?
ปัญหานี้เป็นส่วนใหญ่ที่เกี่ยวข้องกับโครงสร้างของทรานซิสเตอร์ทั่วไป CPU ภายในจะใช้ MOSFET วงจรตรรกะประตูมันมีสามขั้วไฟฟ้าประตู (ประตู) แหล่งที่มา (ที่มา), ท่อระบายน้ำ (Drain) นั้นประตูและแหล่งที่มา แรงดันไฟฟ้าต่างกันระหว่างขั้วสามารถควบคุมกระแสที่ไหลจากแหล่งจ่ายสู่ท่อระบายน้ำดังนั้นประตูจะมีบทบาทในการควบคุม
ในเวลาเดียวกันเช่นอิเล็กตรอนทรานซิสเตอร์เคลื่อนไหว ฯลฯ ลักษณะเป็นทั้งหมดขึ้นอยู่กับกรณีที่ไอออนเจือปนและขั้นตอนการผลิตจะถูกกำหนดอย่างมีนัยสำคัญไม่สามารถย้าย แต่ประเด็นอัตราส่วนของประตูของทรานซิสเตอร์สามารถทำบางบทความแรงดันเดียวกัน ที่มีขนาดเล็กความกว้างของประตูนั้นมันเป็นไปได้ที่จะอิเล็กตรอนไหลไปยังขั้วไฟฟ้าบวกลบอิเล็กโทรสาเหตุการรั่วไหลของสารตั้งต้นจากคริสตัลและนำไปสู่ปัญหาการรั่วไหลเพิ่มพลังแบบคงที่
ดังนั้นบทบาทประตูกว้างเป็นสิ่งสำคัญมากความกว้างของประตูถือว่าเป็นมักจะเป็นตัวแปรที่สำคัญที่สุดของการออกแบบ VLSI และดังนั้นจึงใช้เป็นโปรแกรมกระบวนการเซมิคอนดักเตอร์โหนดในนามของนี้เป็นความรู้สึกแบบดั้งเดิมของข้อกำหนดเทคโนโลยีการผลิต
ดังนั้นสิ่งนี้หมายความว่าอะไรที่เล็กกว่ากระบวนการที่ดีกว่า?
อันที่จริงคุณคิดว่าความกว้างของเส้นที่เล็กลงขนาดของทรานซิสเตอร์ตัวเดียวมีขนาดเล็กลงขนาดของซีพียูจะทำให้เวเฟอร์ตายได้มากขึ้นบนเวเฟอร์เดียวกัน ทำให้สามารถเพิ่มทรานซิสเตอร์ได้มากขึ้นด้วยพื้นที่ตายตัวเดียวกันและประสิทธิภาพของ CPU จะดีขึ้น (แน่นอนว่านี่ไม่ใช่ค่าสัมบูรณ์)
ประการที่สองเนื่องจากความกว้างของประตูมีขนาดเล็กแล้วแรงดันไฟฟ้าปฏิบัติการที่จะลดลงตามปริมาณการใช้พลังงาน CPU อาจจะลดลงนอกจากนี้ในเทคโนโลยีที่สูงขึ้นความถี่ทรานซิสเตอร์ตัดจะมีประสิทธิภาพที่ดีขึ้นตามธรรมชาติ CPU ทำงาน ที่ความถี่สูงดังนั้นเราจึงมักจะเห็น SoC บาง CPU เรานำ 10nm ที่สูงขึ้น, การใช้พลังงานลดลง××% ปรับตัวดีขึ้นความถี่××% ประสิทธิภาพการทำงานที่ดีขึ้น××%
Taiwan Semiconductor Manufacturing Co., Ltd. ผลิตมวลสาร 10nm เป็นเวลานานแล้ว Intel ยังไม่ได้จัดส่งกระบวนการล้มละลายของ Intel ล้มเหลว
ไม่กี่ปีที่ผ่านมาเข้าสู่ 14nm Intel จากยุค 22nm เราจะพูดคุยเกี่ยวกับอินเทลในเทคโนโลยีการผลิตอย่างน้อยข้างหน้าของบ้านอื่น ๆ 3 - มากกว่าห้าปี แต่ไม่นานเราพบว่าพวกเขาเป็นจริงพบ Intel 14nm ขัดซ้ำแล้วซ้ำอีกจาก Skylake (14nm) Kaby ทะเลสาบ (14nm +), คอฟฟี่ทะเลสาบ (14nm ++) หลังจากสามรุ่นยังใช้งานได้มีการกล่าวจะมี 14nm +++ ได้กล่าวว่าใช่ 10nm พบจำนวนของปัญหาทางเทคนิคในการคลอดบุตร
ในทางตรงกันข้ามคู่แข่ง TSMC, Samsung หล่อถนนอย่างรวดเร็วทันบนโหนด 16 / 14nm กับความคืบหน้าของ Intel แปลกใจ TSMC ผลิตมวลกระบวนการ 10nm ของซัมซุงมากก่อนหน้านี้กว่าอินเทลที่เกี่ยวข้องกับผลิตภัณฑ์ (เช่น วอลคอมม์ Xiaolong 835) ได้รับการขายในตลาดหรือแม้กระทั่งตลอดทั้งปีแม้ในปีนี้ TSMC 7nm ผลิตชิปนี้เป็นวิธีที่มันคืออะไร?
คนที่ได้รับการพิจารณาเพื่อ 10nm แน่นอนขึ้นสูงกว่า 14nm, 12nm กว่า 14nm ที่ดีเมื่ออินเทลกำลังจะจมน้ำตายเสียงความคิดเห็นของประชาชนในเชิงลบอินเทลชี้ให้เห็นกระบวนการนาโนเมตรที่อยู่เบื้องหลังตัวเลขลึกลับเพราะ TSMC ดิจิตอลเทคโนโลยีของซัมซุงได้รับแตกต่างกัน ระดับของ 'ความงาม' ในลูกเล่นชื่อที่เป็น 'ดิจิตอล' ปราบปรามแม้ว่า Intel หายไป 'ดิจิตอล' แต่จากทุกระดับของกระบวนการในจำนวนของพารามิเตอร์ทางเทคนิคที่สำคัญสำหรับในความเป็นจริงของอินเทลได้ดียิ่งขึ้น. ก่อน 14nm เคยมีสถานการณ์เช่นนี้××กระบวนการนาโนเมตรได้เริ่มต้นจากขอบเขตเดิมที่เราเริ่มที่จะ 'ทุจริต'
ยุค 14nm, Intel ได้เปิดเผยว่าเมื่อความลับที่อยู่เบื้องหลัง
Techinsights ได้เปรียบเทียบ Intel 14nm แน่นอนดีกว่า LPE 14nm ของซัมซุง
อินเทลกล่าวว่าโหนดกระบวนการเป็นเพียงความกว้างของเส้น แต่ในการวัดคุณภาพของกระบวนการนี้ประตูทางลาดประตูสนาม Fin Pitc ระยะห่างครีบครีบลาดสนามโลหะขั้นต่ำพารามิเตอร์ลอจิกมือถือสูงเป็นตรรกะมากขึ้นเซลล์สูงค่าอ้างอิง. ในขณะเดียวกัน หน่วยประมวลผล Intel สถาปัตยกรรมและการฝ่ายบูรณาหัวเพื่อนอาวุโสมาร์คบอร์เสนอให้ทรานซิสเตอร์ความหนาแน่นของความหนาแน่นของทรานซิสเตอร์ของเทคโนโลยีเซมิคอนดักเตอร์ในการวัดระดับและเสนอสูตรต่อไปนี้:
เช่นเทคโนโลยีและวันที่ผลิตในเดือนกันยายนปีที่ผ่านมาอินเทลจัดขึ้นความคิดริเริ่มในการเผยแพร่สาม 10nm กระบวนการที่เกี่ยวข้องกับตัวชี้วัดพารามิเตอร์ทางเทคนิคที่เราจะเห็นอินเทลในตัวชี้วัดทางเทคนิคที่สำคัญเหล่านี้จะถูกระงับหรือตีสองอื่น ๆ ยกตัวอย่างเช่นอินเทลแสง 10nm พิมพ์หินที่สร้างขึ้นโดยครีบช่วงประตูมีขนาดเล็ก (หมายเหตุว่าอินเทลประกาศว่าทางตรงกันข้ามช่วงเวลาไม่ได้เป็นความกว้างของเส้นความรู้สึกค่อนข้างมากกว่า). ดังนั้นความหนาแน่นของทรานซิสเตอร์เกือบสองเท่าของ TSMC, Samsung, ถึงทุกตาราง มม 100 000 000 ทรานซิสเตอร์ขณะที่ยังคงมีความสูงต่ำของหน่วยตรรกะประโยชน์ประเพณีสแต็คที่ดีในแบบ 3 มิติ
รายงานเมื่อเร็ว ๆ 10nm Semiwiki, 8nm 7nm ความหนาแน่นของทรานซิสเตอร์และกระบวนการซัมซุงที่มีความหนาแน่นของทรานซิสเตอร์กระบวนการ 10/8 / 7nm อยู่ใช่ 55.10 / 64.4 / 101.23 MTR / mm2. สามารถมองเห็นความหนาแน่นของทรานซิสเตอร์ 7nm กระบวนการซัมซุง เพิ่งจับบน 10nm ของ Intel ที่ถูกเทคนิคการเล่นคุณจะไม่ทราบว่ามันได้หรือไม่
ขีด จำกัด ของกระบวนการนี้อยู่ที่ใด?
เมื่อกระบวนการน้อยกว่า 20nm เพราะของชั้นฉนวนซิลิคอนไดออกไซด์บางเพื่อเพียงไม่กี่อะตอมหนาแล้วเวลาสำหรับทรานซิสเตอร์จะไม่เสถียรมากอาจทำให้เกิดอิเล็กตรอนอิสระทำให้เกิดการรั่วไหลผ่านอุปสรรคที่มีผลในชิปพลังงาน การบริโภคที่เพิ่มขึ้น. อย่างไรก็ตามปัญหานี้มีขนาดเล็กค่อนข้างอินเทลขึ้นมาด้วยฟิล์มสูงอิเล็กทริกคงที่และโลหะประตูวงจรรวมและ FinFET คุ้นเคยฟิลด์ครีบโครงสร้างทรานซิสเตอร์ผลค่าความจุที่เพิ่มขึ้นโดยการเพิ่มพื้นที่ผิวของชั้นฉนวนซึ่งจะช่วยลดการรั่วไหล ขนาดปัจจุบันของปัญหา. เพื่อผลิตพร้อมกัน 7nm กว้างฉันทามติอุตสาหกรรมเป็นพิมพ์หินโดยใช้แหล่งกำเนิดมากรังสีอัลตราไวโอเลต EUV มีจำนวนเล็ก ๆ ของการแสดงผลไม่ได้สำหรับคุณสมบัติการแก้ไขความใกล้ชิดแสงเพื่อเอาชนะผลกระทบเลนส์ที่ผลิต แต่ในปัจจุบันยังคงมีจำนวนของปัญหาดังนั้น เทคโนโลยีการพิมพ์หิน EUV ยังไม่สุกเต็มที่
เมื่อกระบวนการทดรองเวลา 7nm บริษัท เซมิคอนดักเตอร์มากขึ้นจะไม่สงบเพราะในความกว้างของเส้นซิลิกอนเซมิคอนดักเตอร์ของทรานซิสเตอร์ลงไป 7nm, ปัญหาที่หลีกเลี่ยงไม่ได้และมันเป็นที่รู้จักกันดีผลการขุดเจาะอุโมงค์ควอนตัม
ในฟิสิกส์คลาสสิกอนุภาคเปล่าน้อยกว่าความสูงของพลังงานอุปสรรคอนุภาคจะไม่ผ่านอุปสรรค แต่สำหรับอนุภาคขนาดเล็กในครั้งนี้มีคู่คลื่นอนุภาคควอนตัมผลกระทบมายากลปรากฏแม้ พลังงานด้านล่างความสูงอุปสรรคยังคงมีความน่าจะเป็นบางอย่างสามารถฝ่าอุปสรรค. นี้ได้ก่อให้เกิดปัญหาใหญ่นี้จะไม่ผ่านไปในที่สุดการตรวจสอบอิเล็กทรอนิกส์จะไม่มีเอาท์พุทตรรกะประตู 0 หรือ 1 ไม่ทราบคำตอบแล้วซีพียู มันไม่ทำงานเพื่อที่จะหมดสิ้นไปปัญหานี้
Intel, TSMC, Samsung และผลิตเซมิคอนดักเตอร์ บริษัท ที่ทันสมัยอื่น ๆ ที่มีอยู่แล้วแก้ไขปัญหานี้การศึกษายังคงมีจำนวนของมาตรการปรากฏผลการขุดเจาะอุโมงค์ควอนตัมสามารถป้องกันได้สำหรับเซมิคอนดักเตอร์ซิลิคอน Intel เป็นโอกาสของข้อ จำกัด ทางเทคโนโลยีที่มีการ 5nm หรือ 3nm ;. ซัมซุงกรณี ติดตามจะ 8/7/6/5 / 4nm กระบวนการ LPP และอาจแนะนำโครงสร้าง 4nm หลายช่องทางสะพาน FET (เรียก MBCFET ที่ FET หลายช่องทาง) ที่ GAAFET ที่ไม่ซ้ำกัน (ตรรกะฟิลด์ประตูทรานซิสเตอร์ผลรอบทิศทาง) เทคโนโลยีการใช้งานของทั้งสอง เกล็ดเลือดมิติและเอาชนะข้อ จำกัด ของการขยายตัวทางกายภาพที่เกิดสถาปัตยกรรม FinFET
และน้อยกว่ากระบวนการ 3nm บนสื่อรายงานที่ไม่ได้อยู่บนพื้นฐานของซิลิกอนออกไซด์ แต่ graphene ใหม่และวัสดุผสมสารกึ่งตัวนำอื่น ๆ และทุกการพัฒนาเทคโนโลยีทางห้องปฏิบัติการไม่ได้ผลิตมวลภายในระยะเวลาสั้น ๆ แต่การค้นหาวัสดุใหม่แทนของซิลิกอนในการผลิตมากขึ้น ทรานซิสเตอร์ระดับต่ำเป็นหนึ่งในโซลูชั่นที่มีประสิทธิภาพมากที่สุด
ความเท็จและความเป็นจริงเบื้องหลังกระบวนการนาโนกระบวนการ
อ่านข้อความที่คุณจะได้รู้ว่ากระบวนการปัจจุบันผลิตเซมิคอนดักเตอร์ที่เรียกว่า 10nm, 7nm ได้เบี่ยงเบนจากหมวดสินค้าเดิมที่ไม่เป็นความกว้างของเส้นในความเข้มงวด, 16nm 'เพิ่มประสิทธิภาพ' สิ่งที่สามารถเรียก 12nm, 10nm 'เพิ่มประสิทธิภาพ' ยังสามารถเรียกว่า 8nm. ในฐานะที่สนับสนุนกฎของมัวร์ หลักสูตรของ Intel เป็นก๊าซ แต่การวิพากษ์วิจารณ์ซ้ำ ๆ ความคิดเห็นซัมซุง, TSMC 'บรรเจิดดิจิตอลพฤติกรรม. จากจุดปฏิบัติของมุมมองพารามิเตอร์ความหนาแน่นของทรานซิสเตอร์7nm≈Intel 10nm ซัมซุงของ Intel 10nm dystocia ดูเหมือนว่าการอภัย เป้าหมายตั้งสูงเกินไปก็เป็นเพื่อนตลบตะแลงเปลี่ยนชื่อของวินประชาชนทั่วไป แต่เนื่องจากสถานการณ์ที่เกิดขึ้นจริงไม่เข้าใจเทคโนโลยีการผลิตที่ค่อนข้างเชื่อคำสำหรับผู้ผลิต. เทคโนโลยีกระบวนการผลิตของ Intel เป็นจริงไม่ทนไม่ได้จึงยังคงเป็นผู้นำของโลก ตำแหน่ง
