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우리는 종종 전화 회의 사이트에서들을, '×× 프로세서는 가장 진보 된 10nm의 제조 공정을 사용', 다음 10nm의이 말은 무엇을? 더 많은 CPU, SoC를위한 중요한? 그리고 함께 결국 나노 미터 공정을 무엇을 나타내는 지 트랜지스터, FinFET 및 EUV의 관계는 무엇입니까?
자외선 노광의 제 7 단계는 가장 중요한 리소그래피 기술되는 CPU, 생년월일, 및 집적 회로 제조 공정의 리소그래피 공정은 가장 바로 리소그래피의 해상도를 의미 앞선 공정 기술의 정도를 반영 리소그래피 시스템이 처리하고 처리 할 수있는 최소 라인 크기는 CPU에서 트랜지스터의 최소 피처 크기를 결정합니다.
설명 될 수있다 "반도체 국제 기술 로드맵"는 ITRS의 관련 규정에 따라 내부, 우리는 일반적으로 객체 대수 반도체 공정 기술을 설명하는 데 사용되는 16nm, 14nm, 10nm의 노드의 이야기하지만, 다른 반도체 소자에 있어야합니다 말하자면하는 DRAM에있어서, 허용 가능한 최소 피치 값 두 금속 라인들 사이의 중간 피치 피치 절반 피치 길이의 절반 길이 DRAM 셀에서 설명 될 수 있고, 동일하지 상기 CPU에서 사용하면서 CPU가 설명 될 수있다 트랜지스터의 최소 게이트 폭.
일반적으로, ×× 나노 공정은 공정 정밀 가공 규모에서 설명하지만,이 특정 구성에서 반도체 소자의 피처 크기를 참조하지 않지만, 가공 정밀도의 최소 크기. 여기서는 논의 CPU 성능, 전력 소비는 CPU의 성능에 미치는 영향에 대한 제조 공정을 변경하는 더 중요한 위치를 가지고 열을위한 프로세스가. 우리가 전에 매우 큰 이야기 한 때문에 문제는 14nm 일반적으로 사용되는, CPU의 처리에 관한 것입니다 트랜지스터의 게이트 폭을 설명하십시오.
프로세스 노드를 특성화하기 위해 다른 선 너비 대신 게이트 너비를 사용하는 이유는 무엇입니까?
이것은 주로 트랜지스터 구조 문제와 관련이 있습니다. 일반적으로 CPU의 내부 논리 게이트 회로는 MosFET를 사용합니다. 게이트, 소스, 드레인, 게이트 및 소스라는 세 개의 전극이 있습니다. 폴 사이의 전압 차는 소스에서 드레인으로 흐르는 전류를 제어 할 수 있으므로 게이트가 제어 역할을합니다.
동시에, 트랜지스터 전자 이동성과 같은 특성은 도핑 이온 및 생산 공정에 완전히 의존하지만, 기본적으로는 움직일 수 없지만, 트랜지스터 게이트의 길이 및 폭 비율은 사실상 여전히 사용될 수있다. 게이트 폭이 작을수록 전자가 결정 기판을 통해 음극으로부터 양극으로 흐를 수있어 누설이 발생하고 누설 문제로 인해 정적 전력 소비가 증가하게된다.
따라서, 게이트 라인 폭의 효과는 매우 중요하며, 게이트 라인 폭은 대개 VLSI 회로의 설계에있어서 가장 중요한 파라미터이며, 따라서 반도체 공정의 노드라고한다. 이것은 전통적인 공정 사양이다.
이것이 의미하는 바는 프로세스가 작을수록 좋습니다.
사실, 선폭이 작을수록 단일 트랜지스터의 크기는 더 작아집니다. CPU의 다이 크기가 작을수록 동일한 웨이퍼에서 더 많은 웨이퍼 다이가 생산 될 수 있다고 생각합니다. 이는 벤더 수익을 증가 시키며 (더 많은 칩) 차례대로 동일한 다이 영역에 더 많은 트랜지스터를 통합 할 수 있으며 CPU 성능이 향상됩니다 (물론 절대적인 것은 아닙니다).
둘째로, 게이트 라인 폭이 작아짐에 따라 동작 전압이 감소하고 CPU의 전력 소비도 줄어들고, 또한보다 진보 된 공정에서 트랜지스터 컷오프 주파수가 더 잘 수행되고 CPU가 자연스럽게 작동합니다. 더 높은 주파수에서 우리는 종종 So-SoC를 보았습니다. CPU는 더 진보 된 10nm를 채택했으며, 전력 소비는 x % 감소했으며, 주파수는 x % 증가했으며, 성능은 x % 증가했습니다.
대만 반도체 제조 (Taiwan Semiconductor Manufacturing Co., Ltd.)는 이미 10nm를 오랫동안 대량 생산 해왔다. 인텔은 아직 출하하지 않았으며, 인텔의 무적 프로세스는 실패했다.
22 나노 시대의 인텔 14nm로 몇 년 전, 우리는 적어도 앞으로 다른 홈 3, 공정 기술에서 인텔에 대한 이야기 - 5 년 이상,하지만 오래 지속되지 않았다, 우리는 그들이 실제로 인텔 14nm는 스카이 레이크에서, 또 다시 연마 발견 발견 (14nm)는 Kaby 호수 (14nm의 +), 커피 호수 (14nm는 ++), 아직 사용 세 세대 후에는, +++ 14nm가 될 것이라고 예는 10nm 출산에 기술적 인 문제들을 발생 말했다.
빠른 반면 라이벌 TSMC, 삼성 파운드리 도로에서 인텔의 진행 16 / 14nm 노드에서, 놀랍게도, TSMC, 훨씬 이전에 인텔에 비해 삼성의 10nm의 공정 대량 생산, 관련 제품을 따라 잡기 (예 : Qualcomm Xiaolong 835) 올해 1 년 동안 시장에 판매되었으며 TSMC는 올해에도 7nm 칩을 대량 생산했습니다.
TSMC, 삼성의 기술 디지털 다른 되었기 때문에 사람들이 14nm보다 확실히 더 진보는 10nm, 14nm의 실력보다 12nm로 간주되었다, 인텔은 부정적인 여론의 목소리를 익사하려고했을 때, 인텔은 숫자 '신비'뒤에 나노 미터 공정을 지적 이름의 비밀에 '미화'의 정도, 즉 인텔 전에 인텔 더 나은. 사실, '디지털'에 잃었지만, 주요 기술적 인 매개 변수의 수의 프로세스의 모든 단계에서 불구하고, '디지털'억압이다 이 현상은 14nm에서 발생했으며 xnmnm 프로세스는 이미 원래 범주에서 벗어나기 시작했습니다. 누구나 위조를 시작합니다.
14nm 시대에 인텔은 이미 비밀리에 비밀리에 해왔다.
Techinsights도 비교를했다. 인텔 14nm은 삼성의 14nm LPE보다 훨씬 훌륭하다.
인텔 프로세스 노드 만 선 폭을 나타내지 만,이 프로세스의 품질을 측정하기 위해 상기 게이트 피치 게이트 피치, 핀 PITC 핀 간격, 핀 피치 최소 금속 피치는, 논리 셀 높이 파라미터 이상의 로직 셀 높이 기준치이다. 한편 인텔 프로세서 아키텍처 및 통합 부서 헤드, 선임 연구원 마크 보어 (Mark Bohr)는 수준을 측정하기 위해 반도체 기술의 밀도 트랜지스터 밀도를 트랜지스터에 제안, 다음과 같은 공식을 제안 :
이러한 9 월에 기술 및 제조의 날 작년로, 인텔 개최, 주도권은 우리가 예를 들어, 인텔의 10nm의 빛에 대한 중단 또는 다른 두를 구타하는 이러한 주요 기술 지표에 인텔을 참조 세 가지가 10nm 공정과 관련된 기술적 인 매개 변수 표시를 게시 핀에 의해 생성 된 리소그래피는, 게이트의 간격은 매 평방 도달 거의 2 배 TSMC 삼성있다. 따라서, 트랜지스터 밀도가 작은 (인텔 간격 콘트라스트, 선폭, 상대적으로 더 이해 아니라고 발표 참고) 인 mm 100 000 000 개의 트랜지스터, 3 차원 미세 논리 유닛 전통 적층 유리의 낮은 높이를 유지하면서.
최근 트랜지스터 밀도 10/8 / 7nm 공정이 예 55.10 / 64.4 / 101.23 MTR / MM2. 볼 수있는, 트랜지스터 밀도 삼성 프로세스 7nm이다 Semiwiki는 10nm, 8nm의 7nm 트랜지스터 밀도와 삼성 과정을보고 오직 트릭을하고있는 Intel 10nm을 추구하는 것만으로는 모를 것입니다. 그렇죠?
그 과정의 한계는 어디입니까?
프로세스 때문에 얇은 실리콘 이산화물 절연 층,는 20nm 미만이면, 그렇게 몇 원자 두께 후, 트랜지스터를위한 시간은 자유 전자가 파워 칩의 결과, 배리어를 통해 누설의 원인이 발생할 수 있고, 매우 불안정 소비 증가. 그러나,이 문제는 상당히 작고, 인텔 고유 전율 막과 금속 게이트 집적 회로와 친숙한의 FinFET 핀 전계 효과 트랜지스터 구조와 함께, 커패시턴스 값시켜 누설을 감소시키는 절연 층의 표면적을 증가시킴으로써 증가된다 따라서, 문제의 현재 크기. 동시에 폭 7nm을 생성하기 위해, 산업 일치하지 생성 된 회절 효과를 극복하기 위해 광 근접성 보정 피처의 노출 소수를 갖는 극 자외선 EUV 광원을 이용한 리소그래피이지만, 현재 여러 문제가 여전히 존재 EUV 리소그래피 기술은 아직 완전히 성숙되지 않았습니다.
공정이 7nm로 진행되면 반도체 회사들은 실리콘 기반 반도체에서 트랜지스터의 선폭이 7nm로 떨어지고 유명한 양자 터널링 효과가 발생하여 피할 수없는 문제가 발생하기 때문에 반도체 회사들은 평온함을 덜어줍니다.
고전 물리학에서, 거시적 입자의 에너지 장벽 높이보다 작은 경우에도, 입자가 배리어를 통과하지 않지만, 마이크로 입자, 이번에 파동 - 입자 이중성을 갖는 마법 양자 효과가 나타났다 배리어 높이 아래 에너지가 특정 확률은 장벽을 깰 수 여전히 존재한다. 이것은 큰 문제가 발생했다 방법이이 응답을 모르는 no로 최종 전자 모니터, 0 또는 1의 논리 게이트의 출력에 전달되지 않고, 그 CPU 작동하지 않으므로이 문제가 발생하지 않도록해야합니다.
인텔은 TSMC, 삼성 등 반도체 제조 첨단 회사에서 이미 측정치의 양자 터널 효과가 실리콘계 반도체 용 방지 할 수 나타나는 여전히 존재하며,이 문제를 연구 해결되어 인텔은 기술적 한계의 전망을 5nm 또는 3 ㎚ ;. 삼성 케이스이다 후속는 8/7/6/5 / 4nm의 LPP 처리 될 것이며, 4 ㎚ 다중 (MBCFET 멀티 채널 FET를 언급) 브리지 채널 FET 구조 고유 GAAFET (서라운드 논리 게이트 전계 효과 트랜지스터) 기술, 둘의 사용을 초래할 수있다 나노 라멜라는 물리적 확장과 FinFET 아키텍처의 한계를 극복합니다.
그리고 보고서는 실리콘 산화물에 기초하지 않은 미디어에 3 ㎚ 공정하지만, 새로운 그래 핀 등의 화합물 반도체 재료, 모든 실험실 기술 혁신이 아니라 대량 짧은 시간 내에 생산, 대신 더 생산하는 실리콘의 새로운 재료에 대한 검색보다 저수준 트랜지스터는 가장 효과적인 솔루션 중 하나입니다.
나노 프로세스 프로세스의 거짓과 현실
텍스트를 읽고, 당신이는 10nm라는 현재의 반도체 제조 공정을 알게 될 것이다, 7nm 원래 범주에서 이탈했다, 더 이상 엄격한 의미에서 선 폭, 12nm 호출 할 수있는 16nm '최적화', 10nm의 '최적화'도 8nm 호출 할 수 있습니다. 무어의 법칙 지원으로 인텔의 과정은, 가스, 그러나, 반복적으로 비판 댓글 삼성, TSMC의 디지털 아름답게 행동이.보기 트랜지스터 밀도 매개 변수의 실용적인 관점에서, 7nm≈Intel는 10nm 삼성, 인텔의 10nm의 난산이 그것은 용서 보인다입니다 대상이 너무 높게 설정,이 친구가 교활하게 승리의 이름을 변경되었으며, 일반 대중 그러나 실제 상황은 공정 기술을 이해하지 않기 때문에 오히려 제조업체 말씀을 믿습니다. 인텔의 제조 공정 기술이 실제로 그렇게 참을 수없는, 여전히 세계를 리드 상태.
