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私たちは、多くの場合、電話会議のサイトに聞く、「××プロセッサは、最新の10nm製造プロセスを使用しています」、その後、10nmのは、それはどういう意味でしょうか？多くのCPU、SoCのための重要な？で終わるにおけるナノメートルプロセスを表しているものをトランジスタ、フィンFETおよびEUVそれは何を問題ではありませんか？
UV露光の第7のステップは、最も重要なリソグラフィ技術であり、集積回路製造プロセスのリソグラフィプロセスが最も直接的リソグラフィの解像度を指し、その高度なプロセス技術の程度を反映しているCPUの誕生リソグラフィシステムは、最小行サイズを識別し、処理することができるCPUのトランジスタの最小加工寸法を決定します。
説明することができる「国際半導体技術ロードマップ」ITRSの関連規定によると内部、我々は通常、オブジェクト代数の半導体プロセス技術を記述するために使用された16nm、14nmの、10nmのノードの話が、それは別の半導体素子上になければなりませんCPUに使用しながら、CPUはで説明することができる、たとえば、DRAMに、DRAMセル内の二つの金属線間の最小許容ピッチ値ハーフピッチピッチの半分のピッチ長の半分の長さを説明することができる、と同じではありませんトランジスタの最小ゲート幅。
一般的に、××nmプロセスは、プロセスの精密加工規模で説明するが、それは、特定の構成では、半導体デバイスのフィーチャ・サイズを参照していないが、加工精度の最小サイズ。ここでは議論しますCPU性能、消費電力、発熱のためのプロセスは、CPUのパフォーマンスへの影響のために、製造プロセスを変更するために、より重要な位置は、非常に大きいがあるので質問は、CPUのプロセスについてです。私たちは前に話しました、14nmのが一般的に使用されますトランジスタのゲート幅を記述する。
なぜラインの他のゲート幅は、プロセスノードを特徴づけるために幅？
この問題は、一般に、内部CPUは、MOSFETのゲート回路を用いることを特徴とゲートとソース、それは、三つの電極、ゲート（ゲート）、ソース（ソース）、ドレイン（ドレイン）を有し、トランジスタの構造に主に関連しています電流電極の大きさとの間の電圧差は、ゲートは、このように制御する役割を果たし、ドレイン電極とソースから制御することができます。
同時に、このような等電子移動度トランジスタ、などの特性は、ドーパントイオン及び製造プロセスが実質的に動くことができない、と判定された場合に完全に依存しているが、トランジスタのゲートのアスペクト比は、いくつかの記事を行うことができ、前記同一の電圧、小さなゲート幅は、静的電力を正極に流れ、結晶基板から負極原因漏れを電子、および増加した漏れの問題につながることが可能です。
そのため、ゲート幅の役割は非常に重要であり、ゲート幅は通常、VLSI設計の最も重要なパラメータと考えられ、そのために代わって、半導体プロセスノードプログラムとして使用され、これはプロセス技術仕様の伝統的な意味です。
これは、プロセスがより良い少し小さいことを意味しますか？
確かにそれはあなたが線幅が小さくなって、その後、個々のトランジスタの小型化、それから作られた小さなCPUのダイ面積は、その後、事実上、ウエハとCPUダイの多くを生成することができますしたいですベンダーの収益は（作品にそれ以上）の増加。今度は、あなたがCPUのパフォーマンスが強化される、同じダイ面積でより多くのトランジスタを詰め込むことができます（もちろん、これは絶対的ではありません）。
第2ゲート幅が小さいため、その後、動作電圧はそれに応じて削減され、CPUの消費電力は、より高度な技術で、減少させることができ、トランジスタのカットオフ周波数は、より良い性能を持っていますが、CPU自然に働きますより高い周波数で、私たちはしばしば、特定のSoC、CPUを参照してください、私たちはより高度な10nmで、××％減少し、消費電力、改善周波数××％を採用し、パフォーマンスが××％改善しました。
TSMCの10nmの生産は、インテルがまだ出荷されていない、インテルの無敵クラフトは死ぬために、長い時間されていますか？
22nmノード時代からインテル14nmのに数年前には、我々は、少なくとも先に他のホーム3の、プロセス技術におけるインテルについて話している - 五年以上、しかし長くは続かなかった、我々は、彼らが実際にインテルの14nmのは、Skylakeマイクロアーキテクチャから、何度も何度も研磨したことがわかりました（14nmの）、Kaby湖（14nmのの+）、コーヒー湖（14nmのは++）、まだ使用中の3世代後、14nmの+++があるだろうと言われ、10nmのは、出産で技術的な問題の数に遭遇しそう言っていました。
高速なコントラストライバルTSMC、サムスンファウンドリの道路では、インテルの進展に16 / 14nmのノード上で、驚くべきことに、TSMC、かなり早い時期にインテルよりもサムスンの10nmのプロセスの量産、関連製品のキャッチアップ（たとえば、クアルコムXiaolong 835）今年、TSMCは今年7nmチップを量産しました。ここで何が起こっていますか？
TSMC、サムスンの技術デジタルが違っていたので、人々は、14nmのより確かに、より高度な10nmで、14nmの良いよりも12nmであると考えられた、インテルは否定的世論の声を紛らすことを約あったとき、インテルは数字「謎」の後ろにナノメートルプロセスを指摘します名前の仕掛けの「美化」の程度は、それはIntelが前に、インテルさらに良い。実際には、「デジタル」に失ったが、のための重要な技術的なパラメータの数のプロセスのすべてのレベルからも、「デジタル」弾圧でありますこの現象は14nmで起こっており、xnmnmプロセスはすでに元のカテゴリから逸脱し始めています。誰もが改ざんを始めます。
14nm時代、インテルは既に秘密裏の秘密を披露しています
Techinsightsも比較を行い、インテル14nmはサムスンの14nm LPEよりも優れている
Intelはプロセス・ノードは、ゲートピッチゲートピッチ、フィンPITCフィン間隔、フィンピッチ最小金属ピッチだけ線幅を表し、このプロセスの品質を測定するために、前記論理セルの高さパラメータは、複数の論理セルの高さの基準値である。一方、インテルプロセッサアーキテクチャと統合部門長、上級研究員マーク・ボーアは、レベルを測定するために、半導体技術の密度トランジスタ密度をトランジスタに提案し、次の式を提案しました。
このような9月における技術と製造日は昨年、インテルは開催され、3つの10nmのプロセス関連の技術パラメータの指標を公開する取り組みとして、我々はこれらの主要な技術指標にインテルを参照してくださいインテルの10nmの光は、例えば、他の二つを中断したり殴られフィンによって作成されたリソグラフィ、ゲート間隔が小さい場合には、すべての正方形に達し、したがって、トランジスタ密度のほぼ二倍TSMC、サムスンなど。（インテル間隔コントラストは、線幅、比較的より多くの意味ではないことを発表しましたことに注意してください） MM 100 000 000トランジスタ、3次元の微細論理ユニット伝統スタック利点の低い高さを維持しつつ。
最近トランジスタ密度10/8 / 7nmでプロセスがはい55.10 / 64.4 / 101.23 MTrの/ mm2で。見ることができます、トランジスタ密度サムスンプロセス7nmであるSemiwiki 10nmで、8nmのは7nmでトランジスタ密度とサムスンのプロセスを報告かろうじてIntelの10nmの上でキャッチし、トリックを遊んでいた人、あなたはそれを知らないのでしょうか？
プロセスには限界がどこにあるの？
プロセスは、理由絶縁層薄い二酸化ケイ素、これだけ少ない原子厚が20nm未満である場合、トランジスタのための時間が非常に不安定であり、パワーチップが得られ、自由電子が障壁を通って漏れを引き起こす原因となることができ消費が増加する。しかし、この問題はかなり小さい、Intelは、高誘電率膜とメタルゲート集積回路、及び馴染みFinFETのフィン型電界効果トランジスタ構造を思い付いた、静電容量値は、それによって漏れを低減する、絶縁層の表面積を増加させることによって増加されます現在の問題の大きさ。同時に幅7nmでを生成するために、業界のコンセンサスは、極端紫外EUV光源を用いたリソグラフィーであり、生成回折効果を克服しない光近接補正フィーチャのために、インプレッション数が少ないが、現在では多くの問題が残っているので、 EUVリソグラフィ技術はまだ完全に成熟していない。
プロセスは7nmで時間に進むと、より多くの半導体企業があるためダウン7nmで、避けられない問題へのトランジスタのシリコン半導体線幅で、穏やかではありません、それはよく知られている量子トンネル効果です。
古典物理学では、巨視的粒子はエネルギー障壁の高さ未満で、粒子が障壁を通過していないが、マイクロ粒子について、粒子と波動の二重性を有し、この時間は、魔法の量子効果があっても、登場しましたその後、障壁の高さ以下のエネルギー、一定の確率がバリアを突破することができ依然として存在している。これには大きな問題が発生している、これはnoに終わり電子監視、0または1の論理ゲートの出力に渡されていない、答えを知らないが、CPUそれはうまくいかないので、この問題が起こらないようにする必要があります。
インテル、TSMC、サムスンや他の半導体製造の最先端企業がすでにこの問題に研究に取り組むされ、残っている措置の数は、量子トンネル効果は、シリコンベースの半導体に防止することができます表示され、インテルは技術的な限界の見通しは5nmのか、3nmのです;.サムスンケースフォローアップは8/7/6/5 / 4nmのLPPプロセスとなり、4nmのマルチブリッジチャネルFET構造を導入することができる、ユニークGAAFET（サラウンド論理ゲート型電界効果トランジスタ）技術、両者の使用を（MBCFET、マルチチャネルFETをいいます。）次元の血小板および物理的な拡張の限界を克服するためには、フィンFETアーキテクチャを引き起こしました。
より多くを生成するメディアの報道は、酸化シリコンに基づいていない上3nmのプロセスよりも少ないが、新しいグラフェンと他の化合物半導体材料、およびすべての実験室の技術の画期的な、ない大量生産、短い時間内に、代わりにシリコンの新材料の探索低いプロセスつのトランジスタは、効果的な解決策です。
仮想およびナノメートルプロセスの背後にある本当の
テキストを読んでいない、あなたは10nmで呼ばれる現在の半導体製造プロセスを知っているだろう、7nmでオリジナルのカテゴリから逸脱した、もはや厳密な意味での線幅で、16nm「最適化」12nmで、10nmの「最適化」と呼ばれることができるものも8nmで呼び出すことができます。ムーアの法則のサポートなどインテルのコースは気体である、しかし、繰り返しコメントサムスン、TSMC「デジタル美しく行動を批判した。ビュートランジスタ密度パラメータ、7nm≈Intel10nmのサムスンの実用的な観点から、Intelの10nmでの難産をそれは許さようです、目標が高すぎる設定され、それは友達が巧妙に勝利の名前を変更して、一般の人々が、実際の状況は、プロセス技術を理解していないので、むしろメーカーの言葉を信じています。インテルの製造プロセス技術は、実際にそう耐え難いないが、まだ世界をリード位置。
