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Auf einer Konferenzseite für Mobiltelefone hören wir oft, dass der '××-Prozessor mit dem fortschrittlichsten 10-nm-Prozess hergestellt wird. "Was bedeutet diese 10 nm. Welche Bedeutung haben Nano-Prozesse für CPUs und SoCs? Wie ist die Beziehung zwischen Transistoren, FinFETs und EUV?
Der Entstehungsprozess einer CPU, bei der der siebte Schritt der UV-Belichtung die wichtigste Lithographietechnologie ist und der Lithographieprozess die direkteste Technologie im Herstellungsprozess von integrierten Schaltungen ist, um den fortgeschrittenen Grad seiner Technologie widerzuspiegeln, auf die sich die Auflösung der Lithographietechnologie bezieht Die minimale Liniengröße, die das Lithographiesystem auflösen und verarbeiten kann, bestimmt die minimale Strukturgröße des Transistors in der CPU.
Gemäß den einschlägigen Vorschriften des ITRS "International Semiconductor Technology Blueprint" werden die 16nm, 14nm und 10nm, über die wir normalerweise sprechen, zur Beschreibung der Knotenalgebra des Halbleiterprozesses verwendet, und sie sollten sich auf verschiedenen Halbleiterkomponenten befinden. Im DRAM kann beispielsweise die Half-Pitch-Halbsteigungslänge als halbe Halbteilungslänge des minimal zulässigen Pitch-Werts zwischen zwei Metallleitungen in der DRAM-Zelle beschrieben werden, wenn sie in der CPU verwendet wird, kann die CPU als CPU beschrieben werden. Die minimale Gate-Breite im Transistor.
Im Allgemeinen beschreibt der ×× nm-Prozess die Genauigkeit des Prozessmaßstabs, bezieht sich jedoch nicht auf die Strukturgröße einer spezifischen Struktur in einem Halbleiterbauelement, sondern eher auf die minimale Größe der Prozessgenauigkeit Es geht um den Prozess der CPU, da der Prozess eine wichtige Rolle in Bezug auf CPU-Leistung, Stromverbrauch und Wärmeentwicklung spielt.Die Prozessänderung hat einen großen Einfluss auf die CPU-Leistung.Wie wir bereits erwähnt haben, wird normalerweise 14nm verwendet Beschreiben Sie die Gate-Breite des Transistors.
Warum sollte die Gate-Breite anstelle der anderen Linienbreite verwendet werden, um den Prozessknoten zu charakterisieren?
Dies bezieht sich hauptsächlich auf das Transistorstrukturproblem.Im Allgemeinen verwendet die interne Logikgatterschaltung der CPU den MosFET. Sie hat drei Elektroden, ein Gate, eine Source, einen Drain und ein Gate und eine Source. Die Spannungsdifferenz zwischen den Polen kann den Strom steuern, der von der Source zu dem Drain fließt, so dass das Gate eine steuernde Rolle spielt.
Gleichzeitig sind die Eigenschaften wie die Transistorelektronenbeweglichkeit vollständig von den Dotierungsionen abhängig und der Herstellungsprozess kann sich grundsätzlich nicht bewegen, jedoch kann das Längen- und Breitenverhältnis des Transistorgates tatsächlich noch verwendet werden. Je kleiner die Gate-Breite ist, die Elektronen können durch das Kristallsubstrat von der negativen Elektrode zur positiven Elektrode fließen, was zu einer Leckage führt, und das Leckproblem führt zu einem Anstieg des statischen Stromverbrauchs.
Daher ist die Auswirkung der Gate-Leitungsbreite sehr wichtig.Die Gate-Leitungsbreite ist üblicherweise der wichtigste Parameter für den Entwurfvon VLSI-Schaltungen und wird daher als der Knoten des Halbleiterprozesses bezeichnet.Dies ist die traditionelle Prozessspezifikation.
Was bedeutet das also, je kleiner der Prozess, desto besser?
In der Tat, je kleiner die Linienbreite ist, desto kleiner ist die Größe eines einzelnen Transistors Je kleiner die Chipgröße der CPU, desto mehr Waferchips können auf demselben Wafer hergestellt werden. Das erhöht den Umsatz des Anbieters (mehr Chips), und Sie können auch mehr Transistoren mit demselben Chipbereich integrieren und die CPU-Leistung wird sich verbessern (natürlich ist das nicht absolut).
Zweitens wird, wenn die Gate-Leitungsbreite kleiner wird, die Betriebsspannung entsprechend reduziert, und der Energieverbrauch der CPU wird ebenfalls reduziert.Zusätzlich wird die Transistor-Abschaltfrequenz bei fortgeschritteneren Prozessenbesser arbeiten und die CPU wird natürlich arbeiten. Bei höheren Frequenzen sehen wir oft So-SoCs, CPUs sagen, dass wir eine erweiterte 10nm angenommen haben, der Stromverbrauch ist um ××% gesunken, die Frequenz hat um ××% zugenommen, und die Leistung ist um ××% gestiegen.
Taiwan Semiconductor Manufacturing Co., Ltd. hat schon lange 10nm in Serie produziert, Intel hat noch nicht ausgeliefert, Intels unbesiegbarer Prozess ist gescheitert.
Vor ein paar Jahren in die Intel 14nm von 22nm-Ära, wir sprechen von Intel in der Verfahrenstechnik, zumindest vor den anderen auf 3 - mehr als fünf Jahre, aber hielt nicht lange, fanden wir, dass sie tatsächlich gefunden Intel 14nm poliert immer und immer wieder, von Skylake (14nm), Kaby Lake (14nm +), Coffee Lake (14nm ++), nach drei Generationen noch in Gebrauch ist, wird gesagt, es wird 14nm +++, gesagt hatte ja 10nm eine Reihe von technischen Problemen bei der Geburt auftreten.
Im Gegensatz Konkurrent TSMC, schnelle Samsung Gießerei Straße, sich über die 16 / 14nm Knoten auf Intel Fortschritt überraschenderweise TSMC, 10nm Prozess Massenproduktion Samsung viel früher als Intel, verwandte Produkte (zB Qualcomm Xiaolong 835) Es wurde auf dem Markt für ein ganzes Jahr verkauft. TSMC hat dieses Jahr sogar einen 7-nm-Chip in Serie produziert. Was ist hier los?
Menschen bis 10 nm betrachtet wurden sicherlich weiter fortgeschritten als 14nm, 12nm als 14nm gut, wenn Intel etwa war negative öffentliche Meinung Stimme zu übertönen, Punkt Intel Nanometer-Prozess ‚Geheimnis‘ hinter den Zahlen heraus, weil TSMC, Samsung-Technologie digital anders gewesen Der Grad der "Verschönerung" ist ein wenig clever in Bezug auf die Benennung, das heißt "digitale" Unterdrückung. Obwohl Intel "digital" verloren hat, ist Intel einigen wichtigen technischen Parametern in verschiedenen Aspekten des Prozesses tatsächlich überlegen. Dieses Phänomen ist in 14nm aufgetreten, und der ×× nm-Prozess hat bereits begonnen, sich von der ursprünglichen Kategorie zu lösen, und jeder fängt an zu fälschen.
In der 14nm-Ära hat Intel bereits hinter den Kulissen ein Geheimnis gespielt
Techinsights machte auch einen Vergleich, Intel 14nm ist tatsächlich besser als Samsungs 14nm LPE
Intel den Prozeßknoten nur die Linienbreite dar, aber die Qualität des Prozesses, Tor Pitch Gateabstand, Fin Pitc Lamellenabstand, Rippenabstand Mindestmetall Tonhöhe, Logic Cell Height Parameter-Referenzwert mehr Logikzellenhöhe zu messen. In der Zwischenzeit Mark Bohr, Senior Fellow der Intel Processor Architecture and Integration Division, schlug vor, den Halbleiterprozess mit Transistor-Dichte-Transistordichte zu messen und schlug folgende Formel vor:
Wie die Technologie und Fertigungs Tag im September letzten Jahres, Intel gehalten, auf die Initiative der drei 10nm prozessbezogenen technischen Parameter Indikatoren zu veröffentlichen, sehen wir auf diesen wichtigen technischen Indikatoren Intel suspendiert oder die beiden anderen zum Beispiel Intels 10nm Licht geschlagen Lithographie von dem Finnen erzeugte, ist das Tor Intervall kleiner (beachten Sie, dass Intel angekündigt, dass Intervall dagegen keine Linienbreite ist, relativ mehr Sinn). Daher ist die Transistordichte fast doppelt so TSMC, Samsung und erreichte jedes Quadrat Millionen von Transistoren pro Millimeter, während die feine Tradition der niedrigen logischen Zellenhöhe beibehalten wird, hat einen Vorteil beim 3D-Stapeln.
Kürzlich berichtete Semiwiki 10nm, 8 nm 7 nm Transistordichten und Samsung Prozess, der Transistordichte 8.10 / 7 nm Prozess sind ja 55,10 / 64,4 / 101,23 MTr / mm2. Zu sehen ist, die Transistordichte Samsung Prozess 7 nm Nur um die Intel 10nm zu verfolgen, wer spielt Tricks, weißt du nicht, oder?
Wo ist die Grenze dieses Prozesses?
Wenn der Prozess weniger als 20 nm ist, weil aus einer dünnen Siliziumdioxid-Isolationsschicht, so dass nur wenige Atomlagen dick ist, dann ist die Zeit für den Transistor sehr instabil ist, kann bewirken, dass eine Leckage durch die Barriere freie Elektronen bewirken, in Leistungschip resultierende Verbrauch steigt. jedoch ist dieses Problem ziemlich klein ist, Intel mit einem Film mit hohem Dielektrizitätskonstante kam und eine Metall-Gate-integrierte Schaltung, und bekannte FinFET fin-Feldeffekttransistor-Struktur, ist der Kapazitätswert durch die Erhöhung der Oberfläche der isolierenden Schicht erhöht, wodurch Leckage Reduzierung die aktuelle Größe des Problems dar. um gleichzeitig eine Breite 7 nm, Industrie Konsens zu produzieren, ist ein Lithographie extrem ultraviolette EUV-Lichtquelle verwendet wird, eine kleine Anzahl von Eindrücken aufweist, nicht zum optischen Nahbereichskorrektur Merkmalen der Beugungseffekte erzeugt zu überwinden, aber derzeit gibt es noch eine Reihe von Problemen, so Die EUV-Lithographietechnologie ist noch nicht vollständig ausgereift.
Wenn der Prozess zu 7 nm Zeit fortschreitet, sind mehr Halbleiter-Unternehmen nicht ruhig, denn auf der Silizium-Halbleiter-Linienbreite des Transistors bis 7 nm, ein unvermeidliches Problem, und es ist wohl bekannt Quantentunneleffekt.
In der klassischen Physik ist makroskopische Teilchen geringer ist als die Energiebarriere der Höhe, werden die Partikel nicht durch die Barriere passieren, aber für die Mikropartikel, diesmal eine Welle-Teilchen-Dualität aufweisen, erschienen magische Quanteneffekte, auch Energie unterhalb der Barrierenhöhe, gibt es noch eine gewisse Wahrscheinlichkeit, durch die Barriere brechen kann. dazu ein großes Problem verursacht hat, ist dies nicht in der End-elektronischen Überwachung nicht bestanden, der Logik-Gatter-Ausgang von 0 oder 1, die Antwort nicht kennt, dann die CPU Es wird nicht funktionieren, also müssen wir dieses Problem verhindern.
Intel, TSMC, Samsung und andere Halbleiterfertigungs topaktuelle Unternehmen bereits dieses Problem adressieren die Studie, gibt es noch eine Reihe von Maßnahmen erscheint Quanteneffekt-Tunneling für Silizium-basierten Halbleitern verhindert werden kann, Intel ist die Aussicht auf technologische Grenzen ist 5 nm oder 3 nm ;. Samsung Fall Follow-up wird 8/7/6/5 / 4nm LPP Prozess sein, und die Einführung kann 4nm Mehr Brücke Kanal-FET-Struktur (bezeichnet MBCFET, das Mehrkanal-FET), die einzigartige GAAFET (Surround-Logik-Gate-Feldeffekttransistor) Technologie, die Verwendung von zwei Nano-Lamellen überwinden die Grenzen der physikalischen Ausdehnung und der FinFET-Architektur.
Und weniger als 3 nm-Prozess auf den Medienberichten nicht auf Siliciumoxid basieren, aber die neuen Graphen und andere Verbindungshalbleitermaterialien, und alle Labortechnik Durchbruch, nicht Massenproduktion innerhalb kurzer Zeit, aber die Suche nach neuen Materialien anstelle von Silizium zu mehr produzieren Low-Level-Transistoren sind eine der effektivsten Lösungen.
Das Falsche und die Realität hinter dem Prozess des Nano-Prozesses
Lesen Sie den Text, wissen Sie die aktuellen Halbleiter-Herstellungsverfahren genannt 10nm, 7 nm von der ursprünglichen Kategorie abgewichen ist, ist nicht mehr eine Linienbreite im engeren Sinne, 16nm ‚Optimierung‘ was 12nm bezeichnet werden kann, 10nm ‚Optimierung‘ kann auch 8 nm genannt werden. Als Moor Gesetz Unterstützung natürlich Intel ist Gas jedoch wiederholt kritisiert Kommentare Samsung, TSMC 'digital verschönern Verhalten. vom praktischen Standpunkt aus gesehen Transistordichte Parameter, 7nm≈Intel 10nm Samsung, Intel 10nm dystocia Es scheint vergeben, Ziel ist zu hoch eingestellt, es wurde die Freunde listig den Namen des Gewinns geändert, die breite Öffentlichkeit, sondern weil die tatsächliche Situation der Prozesstechnologie nicht verstehen, eher glaubt Wort für die Hersteller. Intels Herstellungsprozess Technologie eigentlich nicht so unerträglich ist, führt immer noch die Welt Status.
