인텔 10nm의 공정은 여전히 TSMC와 삼성 전자는 대량 생산 7nm을 시작, 고투하고, 자연의 다음 단계는 5nm 인이며, TSMC는 또한 주요 지표의 5nm 인 부분을 데뷔했다, 그것은 매우 낙관적 보이지 않는다.
트랜지스터 밀도 이와 반면 동일한 주파수 및 밀도에서 20 %까지 증가 될 수있는 다음 해 몇몇 비 - 임계 레벨 EVU의 EUVL 시스템을 사용하려는 시도에서 처음 TSMC 7nm 2 세대 프로세스는, 프로세스에서 업그레이드 공지 CLN7FF +에 CLN7FF 노드 전력 소비는 10 % 감소 할 수 있습니다.
TSMC의 5nm 인 (CLN5)는 네덜란드 ASML Twinscan NXE 계속 사용할 것이다 번째 세대에 비해 (7nm 트랜지스터 밀도 1 세대에 비해 EUV의 사용을 확대 3400 EUV 리소그래피 시스템 80 % 증가하면 (50)을 증가시키는 %).
매우 강력 해 보이지만 전력 소모의 동일한 밀도 및 주파수를 더욱 향상 한정 2 세대 7nm에 비해 20 % 동안은, 실제의 클럭 속도는 15 %로 가져올 수있다.
그러나 TSMC는 또한 '매우 낮은 임계 전압'(ELTV)옵션은 다음과 같습니다. 주파수 증가를 25 %로 증가시키는 것으로 주장 됨 , 그러나 구체적인 방법을 설명하지 않았다.
과정을 진화하지만, 반도체 기술의 어려움과 복잡성의 급격한 증가를 보여만큼, 점점 더 많은 제한은 물론, 너무 고집하지 인텔 그래서 정직하게 명명하는 과정에서 최근 몇 년 동안 TSMC을 배제하지 않습니다 가져다을 향상 할 수 있습니다.
, 고객의 추적을 유치 할 수 모르는 이러한 제한된 승진, 결국 완전히 비용을 고려합니다. 좋은 소식은 TSMC의 새로운 프로세스의 여러 세대, 우리는 올해의 7nm 엔드 칩 흐름 (50)의 다양한있을 것입니다, 모든 '러시'는 것이다 고성능부터 내장 된 모든 것을 망라하는 시트.
현재, IP 기술 칩 검증의 TSMC EUV의 7nm 기준은 완료되었지만 내장 된 FPGA, HBM2, GDDR5하고, 5nm 인 0.5 버전은 올해 월에 완료 될 예정 완성이 올해 말이나 내년 초에 다른 주요 모듈과 같은 IP 블록의 많은 수의 PCI-E 4.0, DDR4, USB 3.1은 2019 년까지 기다릴 것입니다.
장비 측면, TSMC는 새가 5nm 팹 팹 8, 여러 새로운 리소그래피 시스템의 도입을 열고,하지만 것 현재 EUV 리소그래피 장비의 일일 평균 전력은 145W에 불과하고 몇 주 안에 250W를 유지할 수있는 제품도 있으며, 완전히 상용화되기에 충분하지 않으며 올해 말 300W에 도달 할 것으로 예상되며 향후 개선이 필요할 것으로 예상됩니다.
있다 EUV 리소그래피 마스크 재료의 문제점 인 현재 83 %의 초 자외선 투과율은 내년에 90 % 이상이 될 수 있습니다.
