インテルの10nmプロセスはまだTSMCとサムスンが量産7nmでを開始した、苦労している、自然な次のステップは5nmのであり、TSMCはまた、主要な指標の5nmの部分にデビューした、それは非常に楽観的に見えません。
来年、いくつかの非クリティカルレベルEVUのEUVLシステムを使用しようとする試みで初めてTSMC 7nmで第二世代プロセスは、プロセス・ノードからのアップグレードは、このようにしながら同一の周波数及び密度で、20％増加させることができるトランジスタ密度として知らCLN7FF CLN7FF +、あります消費電力を10％削減できます。
TSMCの5nmの（CLN5）は、オランダのASML TWINSCAN NXEを使用し続ける：3400のEUVリソグラフィシステムを、EUVの使用を拡大し、7nmでトランジスタ密度の第一世代に比べて第二世代と比較して（80％増50を増加させることです％）。
非常に強力ですが これは、電力消費の同じ密度と周波数が第二世代7nmであっても、より限定された強化に比べ、わずか20％である実際のクロック速度は、わずか15％でもたらすことができます。
しかし、TSMCは、 「超低しきい値電圧」（ELTV）オプションは次のとおりです。 頻度増加を25％に増加すると主張 その具体的な仕組みは説明されていませんでした。
プロセスの進化が、半導体技術の難しさと複雑さの急激な増加を示すのに十分な、より多くの制限されたが、もちろん、あまりにも頑固ではなく、インテルので、正直命名の過程で、近年でTSMCを排除していない持って、それを強化します。
このような限られたプロモーションは、完全にコストを考慮することは、結局、顧客のフォローアップを引き付けることができないかわからない。良いニュースは、このような今年の7nmでの最後として、我々はすべてあるTSMC社の新しいプロセスのいくつかの世代、「ラッシュ」は、チップの流れ50の様々ながあるだろうということですシートに埋め込まれた高性能の領域の様々なカバー。
現在、IP技術のチップ検証のTSMCのEUV 7nmでの基礎が完成したが、埋め込まれたFPGA、HBM2、GDDR5と、5nmの0.5バージョンは、今年7月に完成する予定完了するために、今年か来年初めの終わりに他のキーモジュールのようなIPブロックの数が多いですPCI-E 4.0、DDR4は、USB 3.1は2019年まで待たなければなりません。
機器の側面は、TSMCは、新たな5nmの製造工場のFab 8は、複数の新しいリソグラフィマシンの導入を開くであろうが、 現在の一日平均の電力EUVリソグラフィ機は145Wで、250Wの一部を行うには数週間続くことができる、300Wに到達するために、今年後半までは商業的に予想通り全く不十分で、まださらなる改善が必要です。
ある EUVリソグラフィマスク材料の問題は、現在の83％の超紫外線透過率は、来年90％以上になる可能性があります。
