팔은 TSMC의 22 나노 ULP / ULL 과정뿐만 아니라 ARM 아키텍처의 SoC 성능을 기반으로 더 나은 서비스를 제공 할 수 주류 행동과 사물 장치 최적화 된 설계이며, TSMC 이전 세대의 28 나노 미터 HPC + 공정 플랫폼을 비교, 또한 크게 줄일 수 있다고 지적 전력 소비와 칩 면적.
거스 Yeung의는 비즈니스 그룹의 팔 물리적 설계의 제너럴 매니저, 차세대 공정 기술은 낮은 전력 소비와 더 작은 영역에서 더 많은 기능을 추가하고, 장인 물리적 IP와 TSMC의 22 나노 ULP / ULL 프로세스 플랫폼과 결합 할 수 말했다 디자인 및 제조 비용의 이점. 쌍방은 서로 협력 컴퓨팅 즉시 명백 밀리 와트 당 성능뿐만 아니라 칩 영역의 부분을 저장하는 이익을 제공한다.
Arm은 또한 팹 스폰서 메모리 컴파일러를 포함 해 TSMC의 22nm ULP / ULL 공정 기술을 사용하는 Artisan의 물리적 IP가 차세대 네트워크 터미널 컴퓨팅 디바이스에 대한 저 누설 및 저전력 소비의 필요성을 최적화한다고 지적했다. 또한이 컴파일러에는 전원 관리 키트, 두꺼운 게이트 산화물 라이브러리 등의 초 고밀도 및 고성능 물리적 IP 표준 구성 요소 라이브러리가 함께 제공되므로 누출 전력 소비를 최적화 할 수 있으며 범용 유형도 제공됩니다. 최대 성능, 전력 소비 및 면적 (PPA) 최적화를 보장하는 I / O 솔루션
석 리 마케팅 경력의 TSMC 디자인 건설 수석 이사는 업계를 선도 주류 네트워킹 및 모바일 장치를위한 TSMC (테이프 아웃) 과정, TSMC와 팔에서의 SoC 시장. 계속을 가속화 할 때 최종 설계를 가속화하기 위해, 장인 물리적 IP를 지적 성공적인 협력 + 28 나노 미터 HPC 플랫폼 재단은 손에 TSMC와 팔 손은 크게 공통 칩 설계 파트너에서 서로를위한 많은 기회를 제공하고, 전력 소모 및 면적을 줄이고 더 많은 장치에서보다 완벽한 터미널 운영 경험을 제시한다.
암은 공정에 따라 TSMC의 22 나노 ULP / ULL 프로세스 기술 활성 통합은 TSMC 팔 공통 칩 설계 파트너는 최종 설계에 관한 2018 후반에 완료 될 것으로 확인되면 지적.