บทความนี้เป็นพิมพ์ที่มีเครือข่ายซูเปอร์อนุญาตสื่ออื่น ๆ ได้รับเชิญให้ซูเปอร์เครือข่ายที่ตกลงกันไว้
TSMC เมื่อเร็ว ๆ นี้สามารถอธิบายเป็นคะนองรุ่นแรกของกระบวนการ 7nm ได้รับขั้นตอนการผลิตมวลและในการประชุมทางเทคนิค TSMC เทคโนโลยีการประชุมทางวิชาการเกี่ยวกับเทคโนโลยีล่าสุดที่นำเสนอการปฏิวัติเวเฟอร์-on-เวเฟอร์ (WoW, เวเฟอร์ซ้อนกัน) หน่วยความจำแฟลช NAND 3D เช่นกองหลายเป็นชั้นตายซ้อนกันในแนวตั้งในลักษณะที่มิเรอร์การผลิตที่คาดว่าสำหรับกราฟิก GPU เพื่อสร้างขนาดทรานซิสเตอร์ GPU ขนาดใหญ่
TSMC ได้พัฒนาชิปเทคโนโลยีที่คล้ายกันในเวเฟอร์บนพื้นผิว (CoWoS) บูรณาการ Fan-Out (ข้อมูล) ทั้งสองเทคโนโลยีที่ใช้ในความหลากหลายของผลิตภัณฑ์ในปัจจุบันกล่าวว่าอินเทลและ Xilinx FPGA ชิป CoWos ใช้ แอปเปิ้ลของชุด SoC ใช้ข้อมูล
ในครั้งนี้เป็นจำนวนสูงสุดที่สถานการณ์ WoW อาจจะอยู่ในหลัก GPU สามารถทำได้โดยไม่ต้องเพิ่มพื้นที่หลัก GPU หรือการใช้เทคโนโลยีการผลิตขนาดเล็กเพิ่มจำนวนของทรานซิสเตอร์ในการปรับปรุงประสิทธิภาพการทำงานของกราฟิก
ผู้ผลิตคำอธิบายบล็อกที่รู้จักกัน EDA จังหวะของเทคโนโลยี WoW การเชื่อมต่อสองตายบนและล่างโดย TSV ศูนย์รวมของ10μmเพื่อให้ตายเพิ่มเติมอาจจะซ้อนกันในแนวตั้งและหมายถึงการลดความล่าช้าในการติดต่อสื่อสารระหว่างที่ดินตาย แนะนำแกนมากขึ้น
อย่างไรก็ตามปัญหาที่ใหญ่ที่สุดของเทคโนโลยี WoW ในปัจจุบันคือความต้องการของกระบวนการมีค่าสูงมากและการตายต้องสอดคล้องกันอย่างถูกต้องและปราศจากปัญหาใด ๆ หากการตายไม่เป็นปัญหาหนึ่งของการตายจะไม่สามารถใช้งานได้และแพคเกจทั้งหมดจะถูกทิ้ง ดังนั้นอัตราผลตอบแทนค่อนข้างต่ำและต้นทุนการผลิตสูง
ดังนั้นจึงเหมาะสมที่จะเพิ่ม WoW ไปสู่กระบวนการผลิตขนาด 16nm ที่โตแล้ว แต่เป้าหมายของ TSMC จะใช้ในอนาคต 7 / 5nm
Cadence และ TSMC ประกาศว่าพวกเขาได้ผ่านการรับรองมาตรฐาน WoW Reference Flow 1.0 ในเครื่องมือ Cadence
