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TSMC recientemente puede ser descrito como de alto espíritu, la primera generación de 7 nm proceso ha sido el escenario de producción en masa, y en la reciente reunión técnica Technology Symposium TSMC en la tecnología propuesta revolucionaria oblea-a-Wafer (WoW, obleas apiladas) , memoria flash NAND 3D como la pila de múltiples capas como las capas Die apilados verticalmente de una manera duplicada, se espera que la producción de los gráficos de la GPU, para crear un transistor escala GPU más grande.
TSMC ya había desarrollado un chip de tecnología similar en la oblea de sustrato (CoWoS), integrado Fan-Out (INFO), estas dos tecnologías que actualmente se utilizan en una variedad de productos, por ejemplo de chips Intel y Xilinx FPGA aplicado CoWos , El SoC de la serie A de Apple usa InFO.
Esta vez es el máximo WoW escenarios pueden estar en el núcleo de la GPU se pueden hacer sin aumentar el área de la base GPU o el uso de una tecnología de proceso más pequeños aumenta el número de transistores para mejorar el rendimiento de gráficos.
Los fabricantes de conocido Descripción blog de EDA Cadence, la tecnología WoW para conectar dos matriz superior e inferior por TSV modo de realización de 10! M, de modo que dado adicional se pueden apilar en la dirección vertical, y los medios para reducir el retardo de comunicación entre la tierra troquel, Introduce más núcleos.
Sin embargo, el mayor problema con la tecnología actual de WoW es que los requisitos del proceso son muy altos y el dado debe alinearse con precisión y sin ningún problema. Si uno de los troqueles no es problemático, uno de los troqueles no funcionará y se desechará todo el paquete. Por lo tanto, la tasa de rendimiento es relativamente baja y el costo de producción es alto.
Por lo tanto, es apropiado agregar WoW al proceso ya maduro de 16nm, pero el objetivo de TSMC se aplica efectivamente en el futuro a 7 / 5nm.
Cadence y TSMC anunciaron que aprobaron la certificación estándar WoW Reference Flow 1.0 en herramientas de Cadence.
