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TSMC recentemente pode ser descrito como de alto astral, a primeira geração de processo 7nm tem sido fase de produção em massa, e na recente reunião técnica TSMC Tecnologia Simpósio sobre a tecnologia proposta revolucionária Wafer-on-Wafer (WoW, wafer empilhados) , 3D NAND memória flash como o empilhamento de multicamadas como as camadas Die empilhados verticalmente, de forma espelhada, a produção é esperada para as ilustrações GPU, para criar um transistor GPU escala maior.
TSMC já havia desenvolvido um Chip tecnologia semelhante em Wafer em substrato (CoWoS), integrado Fan-Out (INFO), estas duas tecnologias atualmente usadas em uma variedade de produtos, dizem chip Intel e Xilinx FPGA CoWos aplicada , O SoC da Série A da Apple usa o InFO.
Desta vez é o máximo WoW cenários podem estar no núcleo da GPU pode ser feita sem aumentar a área do núcleo da GPU ou o uso de uma tecnologia de processo menor aumenta o número de transistores para melhorar a performance gráfica.
Os fabricantes de conhecida descrição blog de EDA cadência, a tecnologia wow para conectar duas matriz superior e inferior por TSV forma de realização de 10 um, de modo a que dado adicional pode ser empilhados na direcção vertical, e meios para reduzir o atraso de comunicação entre a terra fieira, Introduza mais núcleos.
No entanto, o maior problema com a atual tecnologia de WoW é que os requisitos de processo são muito altos e a matriz deve estar alinhada com precisão e sem problemas.Se uma das matrizes não for problemática, uma das matrizes não funcionará e todo o pacote será descartado. Portanto, a taxa de rendimento é relativamente baixa e o custo de produção é alto.
Portanto, é apropriado adicionar o WoW ao processo 16nm já maduro, mas a meta da TSMC é de fato aplicada no futuro 7 / 5nm.
A Cadence e a TSMC anunciaram a aprovação da certificação padrão WoW Reference Flow 1.0 nas ferramentas da Cadence.
